JP2006135384A - Level shifter - Google Patents

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Tomoyuki Fukano
智之 深野
Hideyuki Hanada
秀幸 花田
Toshinari Shima
俊成 島
Tomohiko Sato
友彦 佐藤
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Sony Corp
ソニー株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a level shifter that can be in operation in spite of the speed of an input signal and can stably be in operation even when characteristics of each element are in dispersion. <P>SOLUTION: An N type transistor 11 and a P type transistor 12 are operated to keep a prescribed offset potential Vofs, and when a level of a node n1 being an output point of the transistors is fluctuated, a potential level of a node n2 depending on an N type transistor 15 and a P type transistor 16 applies feedback control to a P type transistor 13 or an N type transistor 14. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、低電圧の入力に対して振幅変換を行うレベルシフタに関するものである。   The present invention relates to a level shifter that performs amplitude conversion on a low-voltage input.
アクティブ・マトリクス型の液晶表示装置では、行方向の走査線と、列方向のデータ線との交差に対応して画素電極が形成され、さらに、当該交差部分にあって画素電極とデータ線との間に、走査線に供給される走査信号にしたがってオンオフする薄膜トランジスタ(TFT)が介挿される一方、画素電極には対向電極が液晶を介して対向する構成となっている。   In an active matrix type liquid crystal display device, a pixel electrode is formed corresponding to an intersection of a scanning line in a row direction and a data line in a column direction, and further, the pixel electrode and the data line are formed at the intersection. A thin film transistor (TFT) that is turned on and off in accordance with a scanning signal supplied to the scanning line is interposed therebetween, and a counter electrode is opposed to the pixel electrode through a liquid crystal.
液晶やTFTを駆動するためには、比較的高い電圧が要求される一方で、表示装置に対して、駆動の基準となるクロック信号や制御信号などを供給する外部の制御ICは、通常、CMOS回路で構成されるため、その論理信号の振幅は3〜5V程度である。
したがって、表示装置には、走査線およびデータ線を駆動する駆動回路の出力部分や、クロック信号等の入力部分に、低振幅の論理信号を高振幅の論理信号に変換する振幅変換回路(以下、単に「レベルシフタ」という)が備えられる構成が一般的である。
In order to drive liquid crystal and TFT, a relatively high voltage is required. On the other hand, an external control IC that supplies a clock signal, a control signal, or the like as a driving reference to a display device is usually a CMOS. Since it is constituted by a circuit, the amplitude of the logic signal is about 3 to 5V.
Therefore, the display device includes an amplitude conversion circuit (hereinafter referred to as “amplitude conversion circuit”) that converts a low-amplitude logic signal into a high-amplitude logic signal at an output portion of a drive circuit that drives scanning lines and data lines, or an input portion such as a clock signal. In general, a configuration including a “level shifter”) is provided.
近年では、その制御IC内の回路を表示装置内へ集積させることが急速に進んでいる。
しかし、表示装置内で形成するTFT等のデバイスの特性は、閾値が高く、かつ、電流特性も低く、外部の制御ICと比較して高い電圧で駆動を強いられてしまう。特に表示装置内のインタフェース回路に含まれるレベルシフタは、上記デバイスの特性のために、外部からの映像信号、制御信号を制御IC並の低電圧では処理できない。
In recent years, integration of circuits in the control IC in display devices has been progressing rapidly.
However, the characteristics of devices such as TFTs formed in the display device have high threshold values and low current characteristics, and are forced to be driven at a higher voltage than the external control IC. In particular, the level shifter included in the interface circuit in the display device cannot process the video signal and the control signal from the outside with a low voltage comparable to that of the control IC due to the characteristics of the device.
レベルシフタの一例として、たとえば、下記特許文献1に開示されたレベルシフタが知られている。   As an example of the level shifter, for example, a level shifter disclosed in Patent Document 1 below is known.
図4は、下記特許文献1に開示されたレベルシフタとは異なる、従来のレベルシフタ2の構成を示す回路図である。図4に示すレベルシフタ2は、入力電位を2倍にレベルシフトして出力するための回路であり、VDD2はVDDの2倍の電位である。
また、N型トランジスタ21およびP型トランジスタ22、N型トランジスタ29およびP型トランジスタ30、N型トランジスタ31およびP型トランジスタ32は、それぞれインバータ回路として動作する。
FIG. 4 is a circuit diagram showing a configuration of a conventional level shifter 2 different from the level shifter disclosed in Patent Document 1 below. The level shifter 2 shown in FIG. 4 is a circuit for shifting the input potential by a level two times for output, and VDD2 is a potential twice as high as VDD.
Further, the N-type transistor 21 and the P-type transistor 22, the N-type transistor 29 and the P-type transistor 30, the N-type transistor 31 and the P-type transistor 32 operate as inverter circuits, respectively.
図4に示すレベルシフタ2の動作は、以下の通りである。
すなわち、入力信号(IN)がHレベル(VDD)の信号であった場合、N型トランジスタ21およびP型トランジスタ22により構成されるインバータ回路により、入力信号のレベルが反転され、N型トランジスタ23がオフ、N型トランジスタ26がオンする。
そして、P型トランジスタ25のゲートにLレベル(VSS)の電位が供給されることで、P型トランジスタ25はオンする。
The operation of the level shifter 2 shown in FIG. 4 is as follows.
That is, when the input signal (IN) is an H level (VDD) signal, the inverter circuit configured by the N-type transistor 21 and the P-type transistor 22 inverts the level of the input signal, and the N-type transistor 23 Off, N-type transistor 26 is turned on.
Then, when the L-level (VSS) potential is supplied to the gate of the P-type transistor 25, the P-type transistor 25 is turned on.
またP型トランジスタ24のゲートにはLレベル(VSS)の電位が供給されているため、P型トランジスタ24がオンし、出力信号(OUT)、P型トランジスタ28のゲートの電位はHレベル(VDD2)となり、P型トランジスタ28は、オフする。   Also, since the L-level (VSS) potential is supplied to the gate of the P-type transistor 24, the P-type transistor 24 is turned on, and the output signal (OUT) and the potential of the gate of the P-type transistor 28 are H level (VDD2). ), And the P-type transistor 28 is turned off.
入力信号(IN)がLレベル(VSS)の信号であった場合、N型トランジスタ21およびP型トランジスタ22により構成されるインバータ回路により、入力信号のレベルが反転され、N型トランジスタ23がオン、N型トランジスタ26がオフする。
そして、出力信号(OUT)、P型トランジスタ28のゲートの電位はLレベル(VSS)の電位となる。またP型トランジスタ28がオンし、P型トランジスタ27のゲートにはLレベル(VSS)の電位が供給されているため、P型トランジスタ27がオンし、P型トランジスタ25のゲートにHレベル(VDD2)の電位が供給されることでP型トランジスタ25はオフする。
When the input signal (IN) is an L level (VSS) signal, the inverter circuit constituted by the N-type transistor 21 and the P-type transistor 22 inverts the level of the input signal, and the N-type transistor 23 is turned on. The N-type transistor 26 is turned off.
The potential of the output signal (OUT) and the gate of the P-type transistor 28 is the L level (VSS). Since the P-type transistor 28 is turned on and the potential of the L level (VSS) is supplied to the gate of the P-type transistor 27, the P-type transistor 27 is turned on and the gate of the P-type transistor 25 is turned to the H level (VDD2). ) Is supplied, the P-type transistor 25 is turned off.
実開昭62−196426号公報Japanese Utility Model Publication No. 62-196426
しかしながら、図4に示した従来のレベルシフタ2では、各トランジスタの特性がばらついた場合に、入力信号に対して正しい出力結果が得られない場合がある。
すなわち、従来のレベルシフタ2は、P型トランジスタ25、28のゲートと接続されるノードn3およびノードn4の電位レベルによって、回路動作が決定される。各ノードの電位レベルは、N型トランジスタ23,26,P型トランジスタ24,25,27,28のばらつきによって変化し、出力電位に影響を及ぼす。
However, the conventional level shifter 2 shown in FIG. 4 may not obtain a correct output result for an input signal when the characteristics of each transistor vary.
That is, the circuit operation of the conventional level shifter 2 is determined by the potential levels of the nodes n3 and n4 connected to the gates of the P-type transistors 25 and 28. The potential level of each node changes due to variations in the N-type transistors 23 and 26 and the P-type transistors 24, 25, 27, and 28, and affects the output potential.
図5は、レベルシフタ2の動作が正しく行われない場合を示すタイミングチャートであり、(a)は入力信号の電位VINを、(b)はノードn3の電位Vn3を、(c)はノードn4の電位Vn4を、(d)は出力電位VOUTを、それぞれ示す。   FIG. 5 is a timing chart showing a case where the operation of the level shifter 2 is not performed correctly. (A) shows the potential VIN of the input signal, (b) shows the potential Vn3 of the node n3, and (c) shows the potential of the node n4. The potential Vn4 and (d) indicate the output potential VOUT, respectively.
たとえば、N型トランジスタがオンしやすく、P型トランジスタがオンしにくい方向にばらついた場合には、図5(a)に示すように、デューティ比50%の入力信号が与えられたとしても、各トランジスタの動作タイミングが一致しない結果、(d)に示すように入力信号と異なったデューティ比の信号が出力される。また、入力信号が高速になればなるほど、出力信号のデューティ比は低下し、ついには出力されなくなってしまう。   For example, when the N-type transistor is easily turned on and the P-type transistor is difficult to turn on, even if an input signal with a duty ratio of 50% is given as shown in FIG. As a result of the operation timing of the transistors not matching, a signal having a duty ratio different from that of the input signal is output as shown in (d). In addition, the higher the input signal, the lower the duty ratio of the output signal, and eventually no output.
したがって、本発明の目的は、入力信号にかかわらず動作し、かつ、各素子がばらついた場合でも安定して動作するレベルシフタを提供することにある。   Accordingly, an object of the present invention is to provide a level shifter that operates regardless of an input signal and that operates stably even when each element varies.
上記課題を克服するために、本発明の第1の観点は、一端が入力電位に接続され、他端が第1のノードに接続された第1の容量素子と、それぞれ前記第1のノードに接続され、第1のノードの電位を第1の電位に保持するための第1および第2のスイッチング素子と、一端が低圧側である第2の電位に接続され、他端が第1のスイッチング素子に接続され、前記第1のノードの電位を制御するための第3のスイッチング素子と、一端が高圧側である第3の電位に接続され、他端が第2のスイッチング素子に接続され、前記第1のノードの電位を制御するための第4のスイッチング素子と、前記第2の電位に接続され、前記第1のノードの電位に応じて、第2のノードを第2の電位とするか否かを制御する第5のスイッチング素子と、前記第3の電位に接続され、前記第1のノードの電位に応じて、前記第2のノードを第3の電位とするか否かを制御する第6のスイッチング素子と、を有し、前記第3および第4のスイッチング素子は、それぞれ、前記第2のノードの電位に応じて、導通状態が制御されるレベルシフタである。   In order to overcome the above-described problems, a first aspect of the present invention is to provide a first capacitive element having one end connected to the input potential and the other end connected to the first node, and the first node Connected to the first and second switching elements for holding the potential of the first node at the first potential, one end connected to the second potential on the low voltage side, and the other end to the first switching A third switching element connected to the element for controlling the potential of the first node; one end connected to a third potential on the high voltage side; the other end connected to the second switching element; A fourth switching element for controlling the potential of the first node and the second node are connected to the second potential, and the second node is set to the second potential in accordance with the potential of the first node. A fifth switching element for controlling whether or not the third switching element A sixth switching element that is connected to a potential and controls whether or not the second node is set to a third potential in accordance with the potential of the first node. Each of the switching elements 4 is a level shifter whose conduction state is controlled in accordance with the potential of the second node.
好適には、入力端子と前記第1のノードとの間に第1の容量素子をさらに有する。   Preferably, a first capacitive element is further provided between the input terminal and the first node.
好適には、前記第1の電位は、前記第2および第3の電位の中間電位である。   Preferably, the first potential is an intermediate potential between the second and third potentials.
好適には、前記第1のノードと接続され、制御信号に応じて、第1のノードの電位を前記第3の電位とするための第7のスイッチング素子をさらに有する。   Preferably, there is further provided a seventh switching element connected to the first node and configured to set the potential of the first node to the third potential in accordance with a control signal.
好適には、前記第2のノードの電位を反転させて出力電位を得るインバータを有する。   Preferably, an inverter for obtaining an output potential by inverting the potential of the second node is provided.
本発明に係るレベルシフタの作用は、以下の通りである。
すなわち、第1のノードの電位は、第1の電位に対して入力電位が重畳された電位となり、これにより、第5のスイッチング素子または第6のスイッチング素子が導通し、第2のノードは、それぞれ第2の電位または第3の電位となる。
この第2のノードの電位レベルにより、第3のスイッチング素子および第4のスイッチング素子のいずれかが導通し、第1のノードの電位を安定方向に制御する。
The operation of the level shifter according to the present invention is as follows.
That is, the potential of the first node is a potential obtained by superimposing the input potential on the first potential, whereby the fifth switching element or the sixth switching element is turned on, and the second node is Each becomes the second potential or the third potential.
Depending on the potential level of the second node, either the third switching element or the fourth switching element becomes conductive, and the potential of the first node is controlled in a stable direction.
本発明に係るレベルシフタよれば、入力信号にかかわらず動作し、かつ、各素子がばらついた場合でも安定して動作する。   The level shifter according to the present invention operates regardless of the input signal, and operates stably even when each element varies.
以下、本発明に係るレベルシフタの一実施形態を添付図面に関連付けて説明する。   Hereinafter, an embodiment of a level shifter according to the present invention will be described with reference to the accompanying drawings.
図1は、実施形態に係るレベルシフタ1の回路構成を示す図である。
図1に示すレベルシフタ1は、入力端子INに小振幅の入力信号として、Hレベル(VDD)またはLレベル(VSS)が入力し、出力端子OUTからHレベル(VDD2)またはLレベル(VSS)の出力信号を取り出す。
FIG. 1 is a diagram illustrating a circuit configuration of the level shifter 1 according to the embodiment.
The level shifter 1 shown in FIG. 1 receives an H level (VDD) or an L level (VSS) as an input signal having a small amplitude at an input terminal IN, and outputs an H level (VDD2) or an L level (VSS) from an output terminal OUT. Take the output signal.
なお、キャパシタ10は、本発明の第1の容量素子、第1の容量の一実施形態である。
N型トランジスタ11は、本発明の第1のスイッチング素子、第1のトランジスタの一実施形態である。
P型トランジスタ12は、本発明の第2のスイッチング素子、第2のトランジスタの一実施形態である。
P型トランジスタ13は、本発明の第3のスイッチング素子、第3のトランジスタの一実施形態である。
N型トランジスタ14は、本発明の第4のスイッチング素子、第4のトランジスタの一実施形態である。
N型トランジスタ15は、本発明の第5のスイッチング素子、第5のトランジスタの一実施形態である。
P型トランジスタ16は、本発明の第6のスイッチング素子、第6のトランジスタの一実施形態である。
N型トランジスタ17およびP型トランジスタ18は、本発明の出力バッファの一実施形態である。
The capacitor 10 is an embodiment of the first capacitor element and the first capacitor of the present invention.
The N-type transistor 11 is an embodiment of the first switching element and the first transistor of the present invention.
The P-type transistor 12 is an embodiment of the second switching element and the second transistor of the present invention.
The P-type transistor 13 is an embodiment of the third switching element and the third transistor of the present invention.
The N-type transistor 14 is an embodiment of the fourth switching element and the fourth transistor of the present invention.
The N-type transistor 15 is an embodiment of the fifth switching element and the fifth transistor of the present invention.
The P-type transistor 16 is an embodiment of the sixth switching element and the sixth transistor of the present invention.
N-type transistor 17 and P-type transistor 18 are an embodiment of the output buffer of the present invention.
図1において、キャパシタ10は、一端が入力端子INに接続され、他端がN型トランジスタ11およびP型トランジスタ12のゲート、ノードn1に接続される。
N型トランジスタ11およびP型トランジスタ12のドレイン同士がノードn1を介して接続される。N型トランジスタ11およびP型トランジスタ13のソース同士が接続される。P型トランジスタ12およびN型トランジスタ14のソース同士が接続される。N型トランジスタ14のドレインは、VDD2に接続される。P型トランジスタ13のドレインは、VSSに接続される。
なお、N型トランジスタ11およびP型トランジスタ12は、オフセット回路を構成する。
In FIG. 1, the capacitor 10 has one end connected to the input terminal IN and the other end connected to the gates of the N-type transistor 11 and the P-type transistor 12 and the node n1.
The drains of N-type transistor 11 and P-type transistor 12 are connected to each other through node n1. The sources of the N-type transistor 11 and the P-type transistor 13 are connected to each other. The sources of the P-type transistor 12 and the N-type transistor 14 are connected to each other. The drain of the N-type transistor 14 is connected to VDD2. The drain of the P-type transistor 13 is connected to VSS.
Note that the N-type transistor 11 and the P-type transistor 12 constitute an offset circuit.
ノードn1は、N型トランジスタ15およびP型トランジスタ16のゲートと接続される。N型トランジスタ15およびP型トランジスタ16のドレイン同士がノードn2を介して接続される。P型トランジスタ16のソースがVDD2に接続される。N型トランジスタ15のソースがVSSに接続される。
なお、N型トランジスタ15およびP型トランジスタ16は、インバータを構成する。そのインバータの出力は、P型トランジスタ13およびN型トランジスタ14のゲートにフィードバック接続される。
Node n 1 is connected to the gates of N-type transistor 15 and P-type transistor 16. The drains of N-type transistor 15 and P-type transistor 16 are connected to each other through node n2. The source of the P-type transistor 16 is connected to VDD2. The source of the N-type transistor 15 is connected to VSS.
N-type transistor 15 and P-type transistor 16 constitute an inverter. The output of the inverter is feedback connected to the gates of the P-type transistor 13 and the N-type transistor 14.
ノードn2は、N型トランジスタ17およびP型トランジスタ18のゲートと接続される。N型トランジスタ17およびP型トランジスタ18のドレイン同士が接続される。P型トランジスタ18のソースがVDD2に接続される。N型トランジスタ17のソースがVSSに接続される。
なお、N型トランジスタ17およびP型トランジスタ18は、インバータを構成する。そのインバータの出力がレベルシフタ1の出力となる。
Node n2 is connected to the gates of N-type transistor 17 and P-type transistor 18. The drains of the N-type transistor 17 and the P-type transistor 18 are connected to each other. The source of the P-type transistor 18 is connected to VDD2. The source of the N-type transistor 17 is connected to VSS.
N-type transistor 17 and P-type transistor 18 constitute an inverter. The output of the inverter becomes the output of the level shifter 1.
次に、レベルシフタ1の動作について、図2を参照して説明する。   Next, the operation of the level shifter 1 will be described with reference to FIG.
N型トランジスタ11およびP型トランジスタ12は、オフセット回路を構成する。すなわち、ノードn1の電位レベルを下記(1)式に示すオフセット電位Vofsに維持するように動作する。   N-type transistor 11 and P-type transistor 12 constitute an offset circuit. That is, the operation is performed so that the potential level of the node n1 is maintained at the offset potential Vofs expressed by the following equation (1).
オフセット電位Vofs=(VDD2−VSS)/2 ・・・(1)             Offset potential Vofs = (VDD2-VSS) / 2 (1)
そして、このオフセット電位Vofsに対して、入力電位分が加算/減算された電位がノードn1に印加される。入力電位により変動するノードn1の電位の高位側をVH、低位側をVLとすると、このVHがN型トランジスタ15の閾値を、VLがP型トランジスタ16の閾値を、越えることによって、ノードn2の電位が定まる。出力は、ノードn2の電位を反転させた電位となる。   A potential obtained by adding / subtracting the input potential to the offset potential Vofs is applied to the node n1. Assuming that the high side of the potential of the node n1 that varies depending on the input potential is VH and the low side is VL, this VH exceeds the threshold value of the N-type transistor 15, and VL exceeds the threshold value of the P-type transistor 16, thereby The potential is determined. The output is a potential obtained by inverting the potential of the node n2.
図2は、レベルシフタ1の動作を示す一例である。図2では、入力端子INに所定のデューティ比である低振幅の論理信号が供給される場合について、(a)入力端子INの電位VIN、(b)ノードn1の電位Vn1、(c)ノードn2の電位Vn2、(d)出力端子OUTの電位VOUTを時系列として示している。
なお、図2において、VtpはP型トランジスタの動作閾値であり、VtnはN型トランジスタの動作閾値である。
FIG. 2 is an example showing the operation of the level shifter 1. In FIG. 2, when a low amplitude logic signal having a predetermined duty ratio is supplied to the input terminal IN, (a) the potential VIN of the input terminal IN, (b) the potential Vn1 of the node n1, and (c) the node n2. Potential Vn2 and (d) the potential VOUT of the output terminal OUT are shown in time series.
In FIG. 2, Vtp is an operation threshold value of the P-type transistor, and Vtn is an operation threshold value of the N-type transistor.
まず、図2において時刻t1から時刻t2までの間、すなわち、入力端子INの入力信号がHレベル(VDD)である場合の動作について説明する。   First, an operation in the period from time t1 to time t2 in FIG. 2, that is, when the input signal of the input terminal IN is at the H level (VDD) will be described.
時刻t1において、入力信号がHレベル(VDD)になると、ノードn1の電位Vn1は、図2(b)に示すように、オフセット電位VofsよりVDD分だけ昇圧されたVHとなる。
そして、ノードn1の電位Vn1であるVHがN型トランジスタ15の閾値Vtnを越えると、N型トランジスタ15がオンし、P型トランジスタ16がオフを維持するから、ノードn2の電位Vn2は、Lレベル(VSS)となる。したがって、出力端OUTの電位は、出力段のインバータ(N型トランジスタ17およびP型トランジスタ18)によって反転されたHレベル(VDD2)となる。
When the input signal becomes H level (VDD) at time t1, the potential Vn1 of the node n1 becomes VH boosted by VDD by the offset potential Vofs, as shown in FIG.
When VH which is the potential Vn1 of the node n1 exceeds the threshold value Vtn of the N-type transistor 15, the N-type transistor 15 is turned on and the P-type transistor 16 is kept off. Therefore, the potential Vn2 of the node n2 is L level. (VSS). Therefore, the potential of the output terminal OUT becomes the H level (VDD2) inverted by the inverters (N-type transistor 17 and P-type transistor 18) in the output stage.
時刻t1では、ノードn2の電位Vn2はLレベル(VSS)となり、P型トランジスタ13がオンとなる。その結果、時刻t1から時刻t2にかけて、ノードn1の電位Vn1は、キャパシタ10、及びN型トランジスタ11、P型トランジスタ12、N型トランジスタ13、N型トランジスタ14のインピーダンスにより定まる微分特性に応じて、徐々にオフセット電位Vofsに戻ろうとする、すなわち、Lレベル(VSS)側に変化する。   At time t1, the potential Vn2 of the node n2 becomes L level (VSS), and the P-type transistor 13 is turned on. As a result, from time t1 to time t2, the potential Vn1 of the node n1 depends on the differential characteristics determined by the impedance of the capacitor 10, the N-type transistor 11, the P-type transistor 12, the N-type transistor 13, and the N-type transistor 14. It gradually tries to return to the offset potential Vofs, that is, changes to the L level (VSS) side.
これにより、P型トランジスタ16が徐々にオン領域に遷移し、ノードn2の電位Vn2は徐々にHレベル(VDD2)となる方向に変化する。それに応じて、N型トランジスタ14がオン領域に遷移する結果、ノードn1の電位Vn1は、N型トランジスタ15の閾値Vtnを越える電位レベルが維持される。   As a result, the P-type transistor 16 gradually changes to the ON region, and the potential Vn2 of the node n2 gradually changes to the H level (VDD2). Accordingly, as a result of the N-type transistor 14 transitioning to the ON region, the potential Vn1 of the node n1 is maintained at a potential level exceeding the threshold value Vtn of the N-type transistor 15.
ノードn1の電位Vn1が高い電位レベルに維持される結果、ノードn2の電位Vn2は、P型トランジスタ16の閾値Vtpを越えることがなく、Lレベル(VSS)を維持する。
その結果、図2(d)に示すように、出力段のインバータ(N型トランジスタ17およびP型トランジスタ18)によって反転された電位は、時刻t1〜t2の間、Hレベル(VDD2)を維持する。
As a result of maintaining the potential Vn1 of the node n1 at a high potential level, the potential Vn2 of the node n2 does not exceed the threshold value Vtp of the P-type transistor 16, and maintains the L level (VSS).
As a result, as shown in FIG. 2D, the potential inverted by the output stage inverters (N-type transistor 17 and P-type transistor 18) is maintained at the H level (VDD2) between times t1 and t2. .
次に、図2において時刻t2から時刻t3までの間、すなわち、入力端子INの入力信号がLレベル(VSS)である場合の動作について説明する。   Next, the operation from time t2 to time t3 in FIG. 2, that is, the operation when the input signal of the input terminal IN is at the L level (VSS) will be described.
時刻t2において、入力信号がLレベル(VSS)になると、ノードn1の電位Vn1は、図2(b)に示すように、オフセット電位VofsよりVDD分だけ減圧されたVLとなる。
そして、ノードn1の電位Vn1であるVLがP型トランジスタ16の閾値Vtpを越えると、P型トランジスタ16がオンし、N型トランジスタ15がオフを維持するから、ノードn2の電位Vn2は、Hレベル(VDD2)となる。したがって、出力端OUTの電位は、出力段のインバータ(N型トランジスタ17およびP型トランジスタ18)によって反転されたLレベル(VSS)となる。
When the input signal becomes L level (VSS) at time t2, the potential Vn1 of the node n1 becomes VL that is reduced by VDD by the offset potential Vofs, as shown in FIG.
When VL which is the potential Vn1 of the node n1 exceeds the threshold value Vtp of the P-type transistor 16, the P-type transistor 16 is turned on and the N-type transistor 15 is kept off. Therefore, the potential Vn2 of the node n2 is at the H level. (VDD2). Therefore, the potential of the output terminal OUT becomes L level (VSS) inverted by the inverters (N-type transistor 17 and P-type transistor 18) in the output stage.
時刻t2では、ノードn2の電位Vn2はHレベル(VDD2)となり、N型トランジスタ14がオンとなる。その結果、時刻t2から時刻t3にかけて、ノードn1の電位Vn1は、キャパシタ10により定まる微分特性に応じて、徐々にオフセット電位Vofsに戻ろうとする、すなわち、Hレベル(VDD2)側に変化する。   At time t2, the potential Vn2 of the node n2 becomes H level (VDD2), and the N-type transistor 14 is turned on. As a result, from time t2 to time t3, the potential Vn1 of the node n1 gradually returns to the offset potential Vofs according to the differential characteristic determined by the capacitor 10, that is, changes to the H level (VDD2) side.
これにより、N型トランジスタ15が徐々にオン領域に遷移し、ノードn2の電位Vn2は徐々にLレベル(VSS)となる方向に変化する。それに応じて、P型トランジスタ13がオン領域に遷移する結果、ノードn1の電位Vn1は、P型トランジスタ16の閾値Vtpを越える電位レベルが維持される。   As a result, the N-type transistor 15 gradually changes to the ON region, and the potential Vn2 of the node n2 gradually changes to the L level (VSS). Accordingly, as a result of the P-type transistor 13 transitioning to the ON region, the potential Vn1 of the node n1 is maintained at a potential level that exceeds the threshold value Vtp of the P-type transistor 16.
その結果、N型トランジスタ15をオンさせることなく、P型トランジスタ16のオン状態を維持し、ノードn2の電位Vn2は、Hレベル(VDD2)を保持する。
その結果、図2(d)に示すように、出力段のインバータ(N型トランジスタ17およびP型トランジスタ18)によって反転された電位は、時刻t2〜t3の間、Lレベル(VSS)を維持する。
As a result, the P-type transistor 16 is kept on without turning on the N-type transistor 15, and the potential Vn2 of the node n2 maintains the H level (VDD2).
As a result, as shown in FIG. 2D, the potential inverted by the output stage inverters (N-type transistor 17 and P-type transistor 18) is maintained at the L level (VSS) between times t2 and t3. .
レベルシフタ1は、時刻t3以降も同様に動作する結果、図2に示すように、出力電位VOUTは、入力電位VINに追随して電圧変換を行う。   As a result of the level shifter 1 operating in the same manner after the time t3, as shown in FIG. 2, the output potential VOUT performs voltage conversion following the input potential VIN.
ところで、ノードn1が上記(1)式に示したように、VDD2とVSSの中間電位になるためには、N型トランジスタ11およびP型トランジスタ12の特性が理想的にバランスがとれているときである。ところが、レベルシフタ1をIC内に集積化して形成する場合に、両チャネル型の特性を互いに理想的にバランスがとれているように形成するのは、製造上のばらつきなどを考慮すると困難である。   By the way, as shown in the above equation (1), in order for the node n1 to have an intermediate potential between VDD2 and VSS, the characteristics of the N-type transistor 11 and the P-type transistor 12 are ideally balanced. is there. However, when the level shifter 1 is formed in an integrated manner in an IC, it is difficult to form both channel types so that the characteristics of both channel types are ideally balanced with respect to manufacturing variations.
これに対し、本実施形態に係るレベルシフタ1によれば、トランジスタの特性差を相殺する方向の動作が行われる。そこで、以下、この動作について説明する。   On the other hand, according to the level shifter 1 according to the present embodiment, the operation in the direction to cancel the characteristic difference of the transistors is performed. Therefore, this operation will be described below.
たとえば、N型トランジスタがオンしやすい特性(閾値が低くなる特性)にばらつき、P型トランジスタがオンしにくい特性(閾値が高くなる特性)にばらついた場合、ノードn1におけるオフセット電位は、P型トランジスタ12よりもN型トランジスタ11の抵抗が低くなる分、上述した(1)式で定まるオフセット電位Vofs(=(VDD2−VSS)/2)より低い電位となる。   For example, when the N-type transistor is easily turned on (characteristic that lowers the threshold) and the P-type transistor is difficult to turn on (characteristic that increases the threshold), the offset potential at the node n1 is P-type transistor. Since the resistance of the N-type transistor 11 is lower than 12, the potential is lower than the offset potential Vofs (= (VDD2-VSS) / 2) determined by the above-described equation (1).
この場合、オフセット電位Vofsが低下することにより、P型トランジスタ16はオンしやすくなる。また、N型トランジスタ15はオンしやすい特性にばらついている
したがって、N型トランジスタ15およびP型トランジスタ16の回路動作がバランスされ、ばらつきの影響がレベルシフタ1の動作に与える影響が抑制される。
In this case, the P-type transistor 16 is easily turned on as the offset potential Vofs decreases. Further, the N-type transistor 15 varies in characteristics that are easily turned on. Therefore, the circuit operations of the N-type transistor 15 and the P-type transistor 16 are balanced, and the influence of the variation on the operation of the level shifter 1 is suppressed.
一方、N型トランジスタがオンしにくい特性(閾値が高くなる特性)にばらつき、P型トランジスタがオンしやすい特性(閾値が低くなる特性)にばらついた場合、ノードn1におけるオフセット電位は、P型トランジスタ12よりもN型トランジスタ11の抵抗が高くなる分、上述した(1)式で定まるオフセット電位Vofs(=(VDD2−VSS)/2)より高い電位となる。   On the other hand, when the N-type transistor has characteristics that are difficult to turn on (characteristic that increases the threshold value) and the P-type transistor varies easily (characteristic that lowers the threshold value), the offset potential at the node n1 is P-type transistor. Since the resistance of the N-type transistor 11 is higher than 12, the potential becomes higher than the offset potential Vofs (= (VDD2-VSS) / 2) determined by the above-described equation (1).
この場合、オフセット電位Vofsが増加することにより、N型トランジスタ15はオンしやすくなる。また、P型トランジスタ16はオンしやすい特性にばらついている
したがって、N型トランジスタ15およびP型トランジスタ16の回路動作がバランスされ、ばらつきの影響がレベルシフタ1の動作に与える影響が抑制される。
In this case, the N-type transistor 15 is easily turned on by increasing the offset potential Vofs. Further, the P-type transistor 16 varies in characteristics that are easily turned on. Therefore, the circuit operations of the N-type transistor 15 and the P-type transistor 16 are balanced, and the influence of the variation on the operation of the level shifter 1 is suppressed.
このように、レベルシフタ1では、トランジスタのばらつきが補償されて安定した出力信号が得られる。   As described above, the level shifter 1 can compensate for transistor variations and obtain a stable output signal.
次に、図1に示したレベルシフタ1を改良したレベルシフタについて述べる。   Next, a level shifter obtained by improving the level shifter 1 shown in FIG. 1 will be described.
図3は、実施形態に係るレベルシフタ1aを示す回路図である。
図3に示すレベルシフタ1aは、図1に示したレベルシフタ1と比較してP型トランジスタ19とリセット端子RSTが設けられた点で相違する。
P型トランジスタ19のゲートは、リセット端子RSTと接続される。P型トランジスタ19のソースは、VDD2に接続される。P型トランジスタ19のドレインは、N型トランジスタ15およびP型トランジスタ16のゲートに接続される。
FIG. 3 is a circuit diagram illustrating the level shifter 1a according to the embodiment.
The level shifter 1a shown in FIG. 3 is different from the level shifter 1 shown in FIG. 1 in that a P-type transistor 19 and a reset terminal RST are provided.
The gate of the P-type transistor 19 is connected to the reset terminal RST. The source of the P-type transistor 19 is connected to VDD2. The drain of the P-type transistor 19 is connected to the gates of the N-type transistor 15 and the P-type transistor 16.
レベルシフタ1aは、レベルシフタ1に対して、回路動作をより安定させることを企図したものである。すなわち、図1に示したレベルシフタ1では、N型トランジスタ15およびP型トランジスタ16のゲートの電位レベルが不定となる場合が考えられるが、図3に示すレベルシフタ1aでは、リセット端子RSTからのリセット信号によりP型トランジスタ19を動作させることにより、N型トランジスタ15およびP型トランジスタ16を安定的に動作させる。   The level shifter 1a is intended to make the circuit operation more stable than the level shifter 1. That is, in the level shifter 1 shown in FIG. 1, the potential levels of the gates of the N-type transistor 15 and the P-type transistor 16 may be indefinite, but in the level shifter 1a shown in FIG. 3, the reset signal from the reset terminal RST By operating the P-type transistor 19, the N-type transistor 15 and the P-type transistor 16 are stably operated.
以上説明したように、本実施形態に係るレベルシフタ1によれば、N型トランジスタ11およびP型トランジスタ12は、所定のオフセット電位Vofsを保つように動作し、その出力であるノードn1が変動すると、N型トランジスタ15およびP型トランジスタ16によって定まるノードn2の電位によってP型トランジスタ13またはN型トランジスタ14に対してフィードバック制御するので、入力信号レベルにかかわらず安定して動作する。
したがって、低い周波数の入力信号、不規則に変化する入力信号に対しても適切にレベルシフトを行うことが可能となる。
As described above, according to the level shifter 1 according to the present embodiment, the N-type transistor 11 and the P-type transistor 12 operate so as to maintain the predetermined offset potential Vofs, and when the node n1 that is the output fluctuates, Since the feedback control is performed on the P-type transistor 13 or the N-type transistor 14 by the potential of the node n2 determined by the N-type transistor 15 and the P-type transistor 16, the operation is stable regardless of the input signal level.
Therefore, it is possible to appropriately perform level shift even for low frequency input signals and irregularly changing input signals.
本実施形態に係るレベルシフタ1,1aによれば、ノードn1は、次段のインバータ(N型トランジスタ15およびP型トランジスタ16)から常に、Hレベル(VDD2)またはLレベル(VSS)のどちらかの出力を行うようにする電位にオフセットしているので、低電圧振幅の入力信号でもレベルシフトが可能である。また、これにより、低消費電力化が可能である。   According to the level shifters 1 and 1a according to the present embodiment, the node n1 is always set to either the H level (VDD2) or the L level (VSS) from the next-stage inverter (N-type transistor 15 and P-type transistor 16). Since the output is offset to the potential at which the output is performed, the level can be shifted even with an input signal having a low voltage amplitude. In addition, this makes it possible to reduce power consumption.
本実施形態に係るレベルシフタ1,1aによれば、各トランジスタの特性がばらついた場合であっても、N型トランジスタ15およびP型トランジスタ16の回路動作がバランスされ、ばらつきの影響がレベルシフタの動作に与える影響が抑制される。
したがって、トランジスタの特性にかかわらず、安定したレベルシフトを行うことが可能となる。
According to the level shifters 1 and 1a according to the present embodiment, even if the characteristics of the transistors vary, the circuit operations of the N-type transistor 15 and the P-type transistor 16 are balanced, and the influence of the variation affects the operation of the level shifter. The effect is suppressed.
Therefore, a stable level shift can be performed regardless of the characteristics of the transistor.
実施形態に係るレベルシフタを示す回路図である。It is a circuit diagram which shows the level shifter which concerns on embodiment. 実施形態に係るレベルシフタの動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the level shifter which concerns on embodiment. 実施形態に係るレベルシフタを示す回路図である。It is a circuit diagram which shows the level shifter which concerns on embodiment. 従来のレベルシフタの一例を示す回路図である。It is a circuit diagram which shows an example of the conventional level shifter. 従来のレベルシフタの動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the conventional level shifter.
符号の説明Explanation of symbols
1…レベルシフタ、10…キャパシタ、11,14,15,17,21,23,26,29,31…N型トランジスタ、12,18,19,22,24,25,27,28,30,32…P型トランジスタ。
DESCRIPTION OF SYMBOLS 1 ... Level shifter, 10 ... Capacitor, 11, 14, 15, 17, 21, 23, 26, 29, 31 ... N-type transistor, 12, 18, 19, 22, 24, 25, 27, 28, 30, 32 ... P-type transistor.

Claims (6)

  1. それぞれ第1のノードに接続され、第1のノードの電位を第1の電位に保持するための第1および第2のスイッチング素子と、
    一端が低圧側である第2の電位に接続され、他端が第1のスイッチング素子に接続され、前記第1のノードの電位を制御するための第3のスイッチング素子と、
    一端が高圧側である第3の電位に接続され、他端が第2のスイッチング素子に接続され、前記第1のノードの電位を制御するための第4のスイッチング素子と、
    前記第2の電位に接続され、前記第1のノードの電位に応じて、第2のノードを第2の電位とするか否かを制御する第5のスイッチング素子と、
    前記第3の電位に接続され、前記第1のノードの電位に応じて、前記第2のノードを第3の電位とするか否かを制御する第6のスイッチング素子と、
    を有し、
    前記第3および第4のスイッチング素子は、それぞれ、前記第2のノードの電位に応じて、導通状態が制御される
    レベルシフタ。
    First and second switching elements, each connected to a first node, for holding the potential of the first node at the first potential;
    A third switching element having one end connected to a second potential on the low voltage side and the other end connected to a first switching element, and controlling the potential of the first node;
    A fourth switching element having one end connected to a third potential on the high voltage side, the other end connected to a second switching element, and controlling the potential of the first node;
    A fifth switching element connected to the second potential and controlling whether or not the second node is set to the second potential according to the potential of the first node;
    A sixth switching element connected to the third potential and controlling whether or not the second node is set to the third potential according to the potential of the first node;
    Have
    Each of the third and fourth switching elements is a level shifter whose conduction state is controlled according to the potential of the second node.
  2. 入力端子と前記第1のノードとの間に第1の容量素子をさらに有する
    請求項1記載のレベルシフタ。
    The level shifter according to claim 1, further comprising a first capacitive element between an input terminal and the first node.
  3. 前記第1の電位は、前記第2および第3の電位の中間電位である
    請求項1記載のレベルシフタ。
    The level shifter according to claim 1, wherein the first potential is an intermediate potential between the second and third potentials.
  4. 前記第1のノードと接続され、制御信号に応じて、第1のノードの電位を前記第3の電位とするための第7のスイッチング素子をさらに有する
    請求項1記載のレベルシフタ。
    The level shifter according to claim 1, further comprising a seventh switching element connected to the first node and configured to set the potential of the first node to the third potential in accordance with a control signal.
  5. 前記第2のノードの電位を反転させて出力電位を得る出力バッファを有する
    請求項1記載のレベルシフタ。
    The level shifter according to claim 1, further comprising an output buffer that obtains an output potential by inverting the potential of the second node.
  6. 低電圧信号を入力する入力部と一端が接続される第1の容量と、
    前記第1の容量の他端の電位レベルを確定するための第1および第2のトランジスタと、
    前記第1および第2のトランジスタから供給される電圧を制御するための第3および第4のトランジスタと、を備え、
    前記第3および第4のトランジスタは、前記第1および第2のトランジスタとソース同士が直列に接続され、かつ、ドレインがそれぞれ低電位側、高電位側に接続され、
    第5のトランジスタと第6のトランジスタから構成されるインバータのゲートが前記第1のトランジスタと第2のトランジスタのドレインに接続され、
    前記インバータの出力が前記第3、第4のトランジスタのゲートに接続された
    レベルシフタ。
    A first capacitor connected at one end to an input unit for inputting a low voltage signal;
    First and second transistors for determining a potential level at the other end of the first capacitor;
    And third and fourth transistors for controlling voltages supplied from the first and second transistors,
    In the third and fourth transistors, the first and second transistors and the sources are connected in series, and the drains are connected to the low potential side and the high potential side, respectively.
    A gate of an inverter including a fifth transistor and a sixth transistor is connected to drains of the first transistor and the second transistor;
    A level shifter in which an output of the inverter is connected to gates of the third and fourth transistors.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009212611A (en) * 2008-02-29 2009-09-17 Toshiba Corp Logic circuit having spin mosfet
WO2010042181A2 (en) * 2008-10-07 2010-04-15 Vns Portfolio Llc Digital logic voltage level shifter
US8436654B2 (en) 2010-07-14 2013-05-07 Semiconductor Technology Academic Research Center Level converter circuit for use in CMOS circuit device provided for converting signal level of digital signal to higher level

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009212611A (en) * 2008-02-29 2009-09-17 Toshiba Corp Logic circuit having spin mosfet
JP4630905B2 (en) * 2008-02-29 2011-02-09 株式会社東芝 Logic circuit having spin MOSFET
WO2010042181A2 (en) * 2008-10-07 2010-04-15 Vns Portfolio Llc Digital logic voltage level shifter
WO2010042181A3 (en) * 2008-10-07 2010-07-22 Vns Portfolio Llc Digital logic voltage level shifter
US8436654B2 (en) 2010-07-14 2013-05-07 Semiconductor Technology Academic Research Center Level converter circuit for use in CMOS circuit device provided for converting signal level of digital signal to higher level

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