KR100688476B1 - High speed memory device having layout structure for reducing chip area - Google Patents

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Abstract

칩 면적을 줄이기 위한 레이아웃 구조를 갖는 고속 메모리 장치가 개시된다. 본 발명에 따른 칩 면적을 줄이기 위한 레이아웃 구조를 갖는 고속 메모리 장치는, 메모리 장치의 칩 면적을 줄이기 위한 레이아웃 구조를 갖는 메모리 장치에 있어서, 메모리 장치의 X축 또는 Y축의 중심 부분을 기준으로 하여 어느 한쪽에 일렬로 배치되는 다수의 제1패드들, 다수의 제1패드들과 소정 간격 이격되어 칩의 중심 부분에 배치되는 인터페이스 로직 및 제1패드들을 중심으로하여 인터페이스 로직의 양 측면을 둘러싸는 구조로 형성되는 하나 이상의 입출력 회로를 구비하고, 메모리 장치의 외곽 부분에는 코아 셀이 형성되는 것을 특징으로 한다. A high speed memory device having a layout structure for reducing chip area is disclosed. A high speed memory device having a layout structure for reducing a chip area according to the present invention is a memory device having a layout structure for reducing a chip area of a memory device, wherein the high speed memory device is based on a center portion of an X axis or a Y axis of the memory device. A plurality of first pads arranged in a line on one side, interface logic disposed at a central portion of the chip spaced apart from the plurality of first pads by a predetermined distance, and a structure surrounding both sides of the interface logic around the first pads At least one input and output circuit is formed, and characterized in that the core cell is formed on the outer portion of the memory device.

본 발명에 따르면, 인터페이스 로직을 칩 중심에 배치하고, I/O 회로 및 패드의 배치를 변경함으로써 메모리 장치의 면적을 줄일 수 있다는 효과가 있다. According to the present invention, the area of the memory device can be reduced by arranging the interface logic at the chip center and changing the arrangement of the I / O circuit and the pad.

Description

칩 면적을 줄이기 위한 레이아웃 구조를 갖는 고속 메모리 장치{High speed memory device having layout structure for reducing chip area}High speed memory device having layout structure for reducing chip area

도 1은 종래의 고속 메모리 장치의 레이아웃 구조를 나타내는 도면이다. 1 is a diagram illustrating a layout structure of a conventional high speed memory device.

도 2는 본 발명의 제1실시예에 의한 칩 면적을 줄이기 위한 레이아웃 구조를 갖는 고속 메모리 장치를 나타내는 도면이다. 2 is a diagram illustrating a high speed memory device having a layout structure for reducing chip area according to a first embodiment of the present invention.

도 3은 본 발명의 제2실시예에 의한 고속 메모리 장치를 나타내는 도면이다. 3 is a diagram illustrating a high speed memory device according to a second embodiment of the present invention.

도 4는 본 발명의 제3실시예에 의한 고속 메모리 장치를 나타내는 도면이다. 4 is a diagram illustrating a high speed memory device according to a third embodiment of the present invention.

도 5는 본 발명의 제4실시예에 의한 고속 메모리 장치를 나타내는 도면이다. 5 is a diagram illustrating a high speed memory device according to a fourth embodiment of the present invention.

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 칩 면적을 줄이기 위한 레이아웃 구조를 갖는 고속 메모리 장치에 관한 것이다. The present invention relates to a semiconductor memory device, and more particularly, to a high speed memory device having a layout structure for reducing chip area.

최근에는, 반도체 장치에 있어서의 고속화 경쟁에 의해 초고속으로 동작하는 디바이스가 개발되고 있다. 그러나, 일반적인 경우에 램버스 디램과 같이 고속으로 동작하는 소자는 필연적으로 칩 사이즈의 오버헤드(overhead)가 발생된다. In recent years, a device which operates at a very high speed has been developed due to a high speed competition in a semiconductor device. However, in a general case, a device operating at a high speed such as Rambus DRAM inevitably generates an overhead of chip size.

도 1은 종래의 고속 메모리 장치의 레이아웃 구조를 나타내는 도면이다. 1 is a diagram illustrating a layout structure of a conventional high speed memory device.

도 1을 참조하면, 파워 패드(120b)와 일반적인 데이타 패드(120a)를 포함한 패드는 칩 중앙에 일렬로 배치된다. 또한, 인터페이스 로직(100)은 패드(120a, 120b)를 기준으로 칩의 상부 영역에 일렬로 배치된다. 또한, 제1메모리 블럭(DQA)의 I/O회로(140)와 제2메모리 블럭(DQB)의 I/O회로(170)는 패드 (120a,120b)를 기준으로 칩의 하부 영역에 배치된다. 또한, I/O 회로들(140, 170) 사이에는 지연 동기 루프(Delay Locked Loop:이하, DLL이라 함)(150) 및 명령 입력 회로(RQ)(160)들이 배치된다. 인터페이스 로직(100)의 상부와, I/O회로들(140, 170) 하부 영역에는 실제 메모리 셀을 포함하는 코아 셀(180a, 180b)이 각각 배치된다. Referring to FIG. 1, pads including a power pad 120b and a general data pad 120a are arranged in a line at the center of a chip. In addition, the interface logic 100 is arranged in a line in the upper region of the chip with respect to the pads 120a and 120b. In addition, the I / O circuit 140 of the first memory block DQA and the I / O circuit 170 of the second memory block DQB are disposed in the lower region of the chip with respect to the pads 120a and 120b. . In addition, a delay locked loop (hereinafter referred to as a DLL) 150 and a command input circuit (RQ) 160 are disposed between the I / O circuits 140 and 170. Core cells 180a and 180b including real memory cells are disposed in the upper portion of the interface logic 100 and the lower regions of the I / O circuits 140 and 170, respectively.

즉, 램버스 디램과 같은 일반적인 고속 메모리 장치에서는 어드레스와, 명령어들이 조합된 패킷 형태의 데이타를 수신하고, 이를 해석하여 해석된 결과에 따라서 동작한다. 도 1의 인터페이스 로직(100)은 상기 조합된 형태의 패킷을 해석하는 역할을 하며, 이러한 블럭을 I/F로직 또는 Lstandard 라고 부른다. 도 1을 참조하면, 인터페이스 로직(100)은 한 예로써 A, B, C, D, E의 5개의 블럭들로 구성되는 것으로 가정된다. 고속 디램에 있어서, 인터페이스 로직(100)은 칩 전체에서 수 % 정도의 오버헤드를 갖는다. That is, in a general high speed memory device such as a Rambus DRAM, a packet type data including an address and instructions are received, interpreted, and operated according to the interpreted result. The interface logic 100 of FIG. 1 is responsible for interpreting the combined type of packet, which is called I / F logic or Lstandard. Referring to FIG. 1, it is assumed that the interface logic 100 is composed of five blocks of A, B, C, D, and E as an example. For high speed DRAMs, the interface logic 100 has a few percent overhead throughout the chip.

또한, I/O 회로들(140, 170)은 한번에 많은 양의 데이타를 외부에서 입력하거나, 외부로 출력하는 역할을 한다. I/O회로(140, 170)는 전체 칩 사이즈에서 수 % 정도의 오버헤드를 갖는다. In addition, the I / O circuits 140 and 170 serve to externally input or output a large amount of data at a time. I / O circuits 140 and 170 have a few percent overhead in the overall chip size.

도 1과 같은 메모리 장치의 구조에서는 파워 패드(120b)와 연결되는 파워 라인(102)이 각 블럭들 사이에 배치된다. 즉, 파워 패드(120b) 상하부의 영역 즉, 파 워 라인 영역(102)은 적당한 파워 라인 확보를 위해 사용되지 못하는 경우가 많다. 또한, 인터페이스 로직(100)에서는 이로 인해 배선 길이가 증가된다는 단점이 있다. 즉, 인터페이스 로직(100)의 각 A~E 블럭들은 서로 간에 연결될 수 있다. 예를 들어, A와 B 간에 연결될 수도 있고, A와 E 또는 B 간에 연결되는 식으로 서로 다양한 방식에 의해 연결될 수 있다. 결과적으로, 인터페이스 로직(100)의 각 A~E 블럭은 서로 간에 연결될 때 내부의 드라이버(미도시) 사이즈가 증가되어 전체적인 칩 사이즈를 증가시킨다는 문제점이 있다. In the structure of the memory device as shown in FIG. 1, a power line 102 connected to the power pad 120b is disposed between the blocks. That is, regions of the upper and lower portions of the power pad 120b, that is, the power line region 102, are often not used to secure proper power lines. In addition, the interface logic 100 has a disadvantage in that the wire length is increased due to this. That is, each of the A to E blocks of the interface logic 100 may be connected to each other. For example, it may be connected between A and B, or may be connected to each other in various ways by being connected between A and E or B. As a result, when the A-E blocks of the interface logic 100 are connected to each other, an internal driver (not shown) increases in size to increase the overall chip size.

본 발명이 이루고자하는 기술적 과제는, 메모리 장치의 사이즈를 줄이기 위해, 패드의 배열을 변경하고 인터페이스 로직을 칩의 중심부에 배치시키는 고속 메모리 장치를 제공하는데 있다.SUMMARY In order to reduce the size of a memory device, an object of the present invention is to provide a high speed memory device in which a pad arrangement is changed and an interface logic is placed at the center of a chip.

상기 과제를 이루기위해, 본 발명에 따른 칩 면적을 줄이기 위한 레이아웃 구조를 갖는 고속 메모리 장치는, 메모리 장치의 X축 또는 Y축의 중심 부분을 기준으로 하여 어느 한쪽에 일렬로 배치되는 다수의 제1패드들, 다수의 제1패드들과 소정 간격 이격되어 칩의 중심 부분에 배치되는 인터페이스 로직 및 제1패드들을 중심으로하여 인터페이스 로직의 양 측면을 둘러싸는 구조로 형성되는 하나 이상의 입출력 회로로 구성되는 것이 바람직하고, 메모리 장치의 외곽 부분에는 코아 셀이 형성되는 것을 특징으로 한다. In order to achieve the above object, the high-speed memory device having a layout structure for reducing the chip area according to the present invention, a plurality of first pads arranged in a line on either side of the memory device based on the center portion of the X-axis or Y-axis For example, the plurality of first pads may be composed of one or more input / output circuits formed in a structure surrounding both sides of the interface logic with respect to the first pads and the interface logic disposed at a central portion of the chip. Preferably, a core cell is formed at an outer portion of the memory device.

이하에서, 본 발명에 따른 칩 면적을 줄이기 위한 레이아웃 구조를 갖는 고 속 메모리 장치에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다. Hereinafter, a high speed memory device having a layout structure for reducing chip area according to the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명의 제1실시예에 의한 칩 면적을 줄이기 위한 레이아웃 구조를 갖는 고속 메모리 장치를 나타내는 도면이다. 도 2를 참조하면, 고속 메모리 장치는, 코아 셀(280a, 280b), DQA I/O회로(240), DQB I/O회로(270), DLL(250), 인터페이스 로직(200), 명령 입력 회로(RQ)(220), 및 패드들(230a, 230b)을 포함한다. 2 is a diagram illustrating a high speed memory device having a layout structure for reducing chip area according to a first embodiment of the present invention. Referring to FIG. 2, the high speed memory device includes core cells 280a and 280b, a DQA I / O circuit 240, a DQB I / O circuit 270, a DLL 250, an interface logic 200, and command input. Circuit (RQ) 220 and pads 230a and 230b.

도 2의 제1실시예에서 메모리 장치의 양쪽 외곽 부분에는 코아 셀(280a, 280b)이 배치된다. 패드들(230a, 230b)은 메모리 장치의 X축 또는 Y축의 중심 부분을 기준으로 하여 양쪽에 2열로 평행하게 배치된다. 여기에서, 패드(230a)는 일반적인 데이타 패드를 나타내고, 230b는 전원 전압(VCC) 또는 접지(GND) 등을 공급하기 위한 파워 패드를 나타낸다. In the first embodiment of FIG. 2, core cells 280a and 280b are disposed at both outer portions of the memory device. The pads 230a and 230b are arranged in two rows in parallel to each other with respect to the center portion of the X axis or the Y axis of the memory device. Here, the pad 230a represents a general data pad, and 230b represents a power pad for supplying a power supply voltage VCC or ground GND.

인터페이스 로직(200)은 다수의 패드들(230a, 230b)과 소정 간격 이격되어 칩의 중심 부분에 배치된다. 또한, 입출력 회로들(240, 270)은 패드들(230a, 230b)을 중심으로 하여 인터페이스 로직(200)의 양쪽 측면을 둘러싸는 구조로 배치된다. 이러한 입출력 회로들(140, 170)을 통하여 다수의 데이타들이 직렬 입력/병렬 출력되거나, 병렬 입력/직렬 출력된다. 또한, 도 2에 도시된 바와 같이, DQA I/O회로(240)와 I/F 로직(200) 사이에는 DLL(250)이 배치될 수 있다. I/F 로직(200)과 2열 패드 사이에 남아있는 각각의 영역에는 명령 입력 회로(RQ)(220)가 양쪽에 배치된다.  The interface logic 200 is disposed at the center portion of the chip spaced apart from the plurality of pads 230a and 230b by a predetermined interval. In addition, the input / output circuits 240 and 270 are disposed in a structure surrounding both sides of the interface logic 200 with respect to the pads 230a and 230b. A plurality of data is serially input / parallel or parallel input / serial output through the input / output circuits 140 and 170. In addition, as shown in FIG. 2, the DLL 250 may be disposed between the DQA I / O circuit 240 and the I / F logic 200. In each region remaining between the I / F logic 200 and the two-row pads, command input circuits (RQs) 220 are disposed on both sides.

도 2에 도시된 바와 같이, 패드를 2열로 배치하게 되면, 전체적인 패드 수는 증가되고, 그에 따른 파워 패드(230b)도 증가될 수 있다. 그러나, 이러한 구조에 의하면, 도 1의 파워 패드(120b) 하부에 위치하는 파워 라인 영역(102)에 해당하는 부분만큼 면적이 절약될 수 있다. 따라서, 제1실시예에서는 인터페이스 로직 (200)의 경우에 도 1의 메모리 장치보다 약 30% 정도의 면적을 감소시키는 것이 가능하다. 또한, 각 A~E블럭에서 서로 연결해야 하는 배선 길이가 감소하게 됨에 따라서 A~E내부에 구비되는 드라이버(DRIVER) 사이즈가 줄어들 수 있다. 즉, 이러한 드라이버 사이즈의 감소로 인해 절약될 수 있는 면적은 종래의 메모리 장치에 비해 약 20%정도라 할 수 있다. 결과적으로, 2열 패드의 사용과, I/F로직(200)의 배치를 변경함으로써 I/F로직(200)의 전체적인 오버헤드는 절반 으로 줄어드는 것이 가능하다. As shown in FIG. 2, when the pads are arranged in two rows, the overall number of pads may be increased and thus the power pads 230b may be increased. However, according to such a structure, an area can be saved by a portion corresponding to the power line region 102 positioned under the power pad 120b of FIG. 1. Therefore, in the first embodiment, it is possible to reduce the area of the interface logic 200 by about 30% than the memory device of FIG. 1. In addition, as the lengths of wires that need to be connected to each other in each of the blocks A to E decrease, the size of a driver provided inside the blocks A to E may be reduced. That is, the area that can be saved due to the reduction of the driver size is about 20% compared to the conventional memory device. As a result, it is possible to reduce the overall overhead of I / F logic 200 in half by changing the use of the two row pads and the arrangement of I / F logic 200.

도 3은 본 발명의 제2실시예에 의한 고속 메모리 장치를 나타내는 도면이다. 3 is a diagram illustrating a high speed memory device according to a second embodiment of the present invention.

도 3을 참조하면, 코아 셀(380a, 380b)의 배치는 도 2와 거의 동일하다. 도 3에 있어서, 패드들(330a, 330b)은 어느 한 쪽의 코아 셀 예를 들어, 코아 셀 (380a)과 인접하여 칩 내부에 일렬로 배치된다. 즉, 도 3의 제2실시예에서 패드들(330a, 330b)은 2열 구조가 아닌 단일 구조로 형성된다. 패드(330a)는 일반 패드를 나타내고, 패드(330b)는 파워 패드를 나타낸다. Referring to FIG. 3, the arrangement of core cells 380a and 380b is almost the same as in FIG. 2. In FIG. 3, the pads 330a and 330b are arranged in a line inside the chip adjacent to either core cell, for example, the core cell 380a. That is, in the second embodiment of FIG. 3, the pads 330a and 330b are formed in a single structure rather than in a two-row structure. Pad 330a represents a normal pad and pad 330b represents a power pad.

또한, 도 3의 제2실시예에서 I/F 로직(300)은 도 2의 실시예에서와 마찬가지로 칩의 중심 부분에 배치된다. 또한, DQA I/O회로(340)과 DQB I/O 회로(370)는 칩의 양쪽 측면에 배치된다. DLL(350)은 DQA I/O회로(340)와 I/F 로직(300)의 사이에 배치된다. 명령 입력 회로(RQ)(320)는 I/F로직(300)과 패드(330a, 330b)의 사이에 공간에 배치된다. Also, in the second embodiment of FIG. 3, the I / F logic 300 is disposed at the center portion of the chip as in the embodiment of FIG. In addition, the DQA I / O circuit 340 and the DQB I / O circuit 370 are disposed on both sides of the chip. The DLL 350 is disposed between the DQA I / O circuit 340 and the I / F logic 300. The command input circuit (RQ) 320 is disposed in space between the I / F logic 300 and the pads 330a and 330b.

즉, 도 3의 실시예에서는 패드가 2열 구조가 아닌 1열 구조이므로, 파워 패드(330b)와 연결되는 파워 라인 영역(302)이 형성된다. 그러나, 이러한 구조라 하더라도 I/F 로직(300)의 각 A~E 블럭은 칩의 중심부에 집중되어 있기 때문에, A~E 간의 배선은 종래의 경우에 비해 줄어들 수 있다. 따라서, 블럭들(A~E) 간의 배선이 줄어들게 됨에 따른 내부 드라이버(미도시)의 사이즈가 줄어든다. 결과적으로, 종래의 메모리 장치와 비교할 때 레이아웃 면적이 줄어드는 것을 알 수 있다. That is, in the embodiment of FIG. 3, since the pads have a single row structure instead of a two row structure, a power line region 302 connected to the power pad 330b is formed. However, even in such a structure, since each A-E block of the I / F logic 300 is concentrated in the center of the chip, the wiring between A-E can be reduced as compared with the conventional case. Therefore, as the wiring between the blocks A to E is reduced, the size of the internal driver (not shown) is reduced. As a result, it can be seen that the layout area is reduced as compared with the conventional memory device.

도 4는 본 발명의 제3실시예에 의한 칩 면적을 줄이기 위한 레이아웃 구조를 갖는 고속 메모리 장치를 나타내는 도면이다. 도 2 또는 도 3과 동일하게 배치되는 영역에 대해서는 구체적인 설명이 생략된다. 도 4를 참조하면, 고속 메모리 장치는 도 2의 실시예에서와 같이, 2열의 패드 구조를 갖는다. 그러나, 도 4의 실시예에서 I/O회로는 부분적으로 분리되어 배치된다는 점이 도 2와 다르다. 즉, I/O회로(440, 470)는 I/0 회로 중에서 아날로그 처리와 관련된 부분들을 포함한다. 이러한 부분들은 일반적으로 cCUSTOM 블럭으로 불려진다. 즉, cCUSTOM은 예를 들어 입력 수신기(input receiver)와 출력 드라이버(output driver)등과 같은 아날로그 처리와 관련된 부분으로 정의될 수 있다. 또한, I/O 회로 중에서 파이프라인 처리와 관련된 부분(490)은 cTOP 블럭 또는 파이프라인 처리부로 불려질 수 있고, 칩의 상부 또는 하부 어느 한 쪽 영역에 일렬로 배치된다. 구체적으로, cTOP I/O회로(490)는 하측 패드 열을 따라서 그 상부 영역에 일렬로 배치된다. 또한, 아날로그 처리와 관련된 I/O회로(cCUSTOM)(440, 470)는 칩의 양쪽 측면에 도 2 및 도 3과 동일하게 배치된다. I/F 로직(400)은 DLL(450)과, I/O 회로(470) 사이에 배치되고, RQ 회로(420)는 상측 패드 열과 I/F로직(400) 사이의 공간에 배치된다. 4 is a diagram illustrating a high speed memory device having a layout structure for reducing chip area according to a third embodiment of the present invention. 2 and 3, detailed descriptions thereof will be omitted. Referring to FIG. 4, the high speed memory device has a pad structure of two rows, as in the embodiment of FIG. 2. However, in the embodiment of FIG. 4, the I / O circuit is different from that of FIG. That is, the I / O circuits 440 and 470 include portions of the I / 0 circuit related to analog processing. These parts are commonly called cCUSTOM blocks. That is, cCUSTOM may be defined as a part related to analog processing such as, for example, an input receiver and an output driver. In addition, the portion 490 associated with the pipeline processing in the I / O circuit may be referred to as a cTOP block or pipeline processing portion, and is arranged in line at either the top or the bottom of the chip. Specifically, the cTOP I / O circuits 490 are arranged in line in the upper region along the lower pad row. In addition, I / O circuits (cCUSTOMs) 440 and 470 related to analog processing are disposed on both sides of the chip in the same manner as in FIGS. 2 and 3. The I / F logic 400 is disposed between the DLL 450 and the I / O circuit 470, and the RQ circuit 420 is disposed in the space between the upper pad row and the I / F logic 400.

도 4의 실시예에서는 전술한 예에서와 마찬가지로, I/F회로(400)의 배치에 의해 칩 레이아웃 면적이 줄어든다. 또한, 2열로 배치된 패드를 이용함으로써 파워 라인 영역이 제거될 수 있다. In the embodiment of FIG. 4, the chip layout area is reduced by the arrangement of the I / F circuit 400 as in the above-described example. Also, the power line region can be removed by using pads arranged in two rows.

도 5는 본 발명의 제4실시예에 의한 칩 면적을 줄이기 위한 레이아웃 구조를 갖는 고속 메모리 장치를 나타내는 도면이다. 5 is a diagram illustrating a high speed memory device having a layout structure for reducing chip area according to a fourth embodiment of the present invention.

도 5를 참조하면, 제4실시예에 의한 고속 메모리 장치는 도 3에서와 같이 패드(530a, 530b)가 일렬로 형성되는 구조를 갖는다. 여기에서, I/F로직(500)은 칩의 중심부에 배치되고, cCUSTOM 블럭을 나타내는 I/O 회로(540, 570)는 도 4에서와 같이 칩의 양쪽에 배치된다. 또한, cTOP 블럭을 나타내는 I/O 회로(590)는 I/F 로직(500)과 I/O 회로(540, 570) 하부 영역에 일렬로 배치된다. 나머지 DLL(550), RQ 회로(520) 및 코아 셀(580a, 580b)은 도 3의 실시예와 유사한 방식으로 배치된다. Referring to FIG. 5, the high speed memory device according to the fourth embodiment has a structure in which pads 530a and 530b are formed in a line as shown in FIG. 3. Here, the I / F logic 500 is disposed at the center of the chip, and the I / O circuits 540 and 570 representing the cCUSTOM block are disposed on both sides of the chip as shown in FIG. In addition, the I / O circuits 590 representing the cTOP blocks are arranged in line in the region below the I / F logic 500 and the I / O circuits 540 and 570. The remaining DLLs 550, RQ circuit 520 and core cells 580a and 580b are arranged in a similar manner to the embodiment of FIG.

이상과 같이, 제1~제4실시예에 의한 레이아웃 구조의 변경에 의해 고속 메모리 장치의 면적이 줄어들 수 있다. As described above, the area of the high speed memory device can be reduced by changing the layout structure according to the first to fourth embodiments.

본 발명에 따르면, 패드의 배치를 변경하거나, I/F로직 및 I/O 회로의 배치를 변경하여 I/F 로직과 I/O회로의 레이아웃에 의한 오버 헤드를 줄임으로써 레이아웃 면적을 줄일 수 있다는 효과가 있다. According to the present invention, the layout area can be reduced by changing the pad layout or by changing the layout of the I / F logic and I / O circuits to reduce overhead caused by the layout of the I / F logic and the I / O circuits. It works.

Claims (3)

메모리 장치의 칩 면적을 줄이기 위한 레이아웃 구조를 갖는 메모리 장치에 있어서, In a memory device having a layout structure for reducing the chip area of the memory device, 상기 메모리 장치의 중심선에 평행하도록, 하나의 코아 셀 일측에 일렬로 배치되는 제1 패드;First pads arranged in one row on one core cell so as to be parallel to a center line of the memory device; 상기 메모리 장치의 중심부분이면서, 상기 메모리 장치의 양 측면에 배치된 코아 셀들 사이에 배치되는 인터페이스 로직; 및 Interface logic disposed between core cells which are central portions of the memory device and disposed on both sides of the memory device; And 상기 코아 셀들 사이에 배치되면서, 상기 인터페이스 로직 양 측면을 둘러싸는 구조로 형성되는 하나 이상의 입출력 회로를 구비하고,And at least one input / output circuit disposed between the core cells and formed in a structure surrounding both sides of the interface logic. 상기 메모리 장치 중심선은 The memory device center line is 상기 메모리 장치의 상부 영역 및 하부 영역의 중심이 되는 선이며, A line serving as a center of an upper region and a lower region of the memory device, 상기 메모리 장치의 양쪽 외곽 부분인, 하부 영역 및 상부 영역의 양 측면에는 상기 코아 셀들이 배치되는 것을 특징으로 하는 고속 메모리 장치. 2. The high speed memory device as claimed in claim 2, wherein the core cells are disposed on both side portions of the lower region and the upper region, both outer portions of the memory device. 제1항에 있어서, 상기 메모리 장치는, The memory device of claim 1, wherein the memory device comprises: 상기 제1패드들과 평행하게 일렬로 배치되며, 상기 다른 하나의 코아 셀 일측에 배치되는 제2패드들을 더 구비하고, Further disposed in parallel with the first pads, further comprising a second pad disposed on one side of the other core cell, 상기 인터페이스 로직과 상기 하나 이상의 입출력 회로는 상기 제1패드들과, 상기 제2패드들 사이의 중심 부분에 배치되는 것을 특징으로 하는 고속 메모리 장치. And the interface logic and the one or more input / output circuits are disposed at a center portion between the first pads and the second pads. 제2항에 있어서, 상기 메모리 장치는, The memory device of claim 2, wherein the memory device comprises: 상기 입출력 회로 중에서 파이프라인 처리와 관련된 일부 블럭은 상기 메모리 장치의 제1패드 또는 상기 제2패드와 평행하게 일렬로 배치되는 것을 특징으로 하는 고속 메모리 장치.And some of the blocks related to pipeline processing among the input / output circuits are arranged in a line in parallel with the first pad or the second pad of the memory device.
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