KR100687399B1 - 낸드 플래쉬 메모리 소자의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 150000004767 nitrides Chemical class 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 13
- 125000006850 spacer group Chemical group 0.000 claims abstract description 9
- 238000002955 isolation Methods 0.000 claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002408 directed self-assembly Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 낸드 플래쉬 메모리 소자의 제조방법에 관한 것으로, 반도체 기판 상부에 게이트를 형성한 후, 재산화 공정을 실시하여 상기 게이트 측벽에 산화막을 형성하는 단계와, 상기 게이트 간에 공간이 생기도록 전체 구조 상부에 유전체막을 증착하여 유전율이 1인 진공-채널을 형성하는 단계와, 상기 진공-채널 상부는 오픈 되지 않고, 상기 유전체막 상부만 식각되도록 식각하여 스페이서를 형성한 후, 전체 구조 상부에 SAC 질화막을 형성하는 단계를 포함하며, 이로 인해 유전율을 낮출 수 있다.
유전율, 진공-채널, PECVD, interference coupling ratio
Description
도 1은 일반적인 낸드 플래쉬 메모리 소자의 레이아웃도이다.
도 2a는 도 1의 선 A-A를 절취한 소자의 단면도이다.
도 2b는 도 1의 선 B-B를 절취한 소자의 단면도이다.
도 3a 내지 도 3c는 본 발명에 따른 낸드 플래쉬 메모리 소자의 제조방법을 설명하기 위해 나타낸 소자의 단면도이다.
도 4는 실리콘 산화막 스페이서 및 실리콘 질화막 스페이서에 대하여 게이트와 게이트 사이의 스페이스 치수에 따른 플로팅 게이트 간섭 커플링비(floating-gate interference coupling ratio)를 나타낸 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 폴리실리콘막
104 : 제1 유전체막 106 : 제2 폴리실리콘막
108 : 텅스텐실리사이드막 110 : 실리콘산화질화막
112 : 게이트 114 : 산화막
116 : 제2 유전체막 118 : 스페이서
120 : SAC 질화막
본 발명은 낸드 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히, 진공-채널(vacuum-channel)을 형성하여 유전율을 낮추기 위한 낸드 플래쉬 메모리 소자의 제조방법에 관한 것이다.
도 1과 같은 낸드 플래쉬 메모리 소자는 디자인 룰에 따라 최소 선폭이 좁아지고, 메모리 셀 어레이 간의 스페이스가 좁아져 인접한 메모리 셀 간의 간섭 캐패시턴스(interference capacitance)가 급격히 증가하고 있다. 특히, 1개의 셀에 2개 이상의 데이터를 저장할 수 있는 MLC(multi-level cell)의 경우는 셀 간의 기생 캐패시턴스를 줄여서 Vt 분포를 줄이는 것이 필수적이다. 이에 대해 도 1 내지 도 2b를 참조하여 설명하면 다음과 같다.
도 1은 낸드 플래쉬 메모리 소자를 설명하기 위한 레이아웃도이다. 낸드 플래쉬 메모리 소자는 필드 영역(1)에 의해 분리되는 다수의 셀 액티브 패턴(2)과, 셀 액티브 패턴(2) 상부에 셀 액티브 패턴(2)과 직교하여 일정한 거리로 이격 되도록 반복하는 다수의 워드 라인(WL)을 포함한다. 첫번째 워드 라인(WL1) 바깥쪽에 드레인 선택 라인(Drain Select Line; DSL)이 배치되고, n번째 워드 라인(WLn) 바 깥쪽에 소오스 선택 라인(Source Select Line; SSL)이 배치된다. DSL 사이의 셀 액티브 패턴(2) 상부에 드레인 콘택(Drain Contact; DC)이 형성된다.
도 2a는 도 1의 선 A-A를 절취한 상태의 단면도이다. P웰 타입의 반도체 기판(3) 내에 소자분리막(4)을 형성한다. 소자분리막(4)과 소자분리막(4) 사이의 영역은 도 1의 액티브 영역(2)과 대응하고, 소자분리막(4) 영역은 도 1의 필드 영역 (1)과 대응한다. 전체 구조 상부에 터널 산화막(5) 및 플로팅 게이트(6)를 형성한 후, 플로팅 게이트(6) 상부에 유전체막(7) 및 컨트롤 게이트인 워드 라인(8)을 형성한다. 워드 라인(8) 상부에 층간 절연막(9)을 증착하고, 층간 절연막(9)의 일부를 식각하여 콘택홀을 형성한 후, 이를 매립하여 비트 라인(10)을 형성한다.
도 2b는 도 1의 선 B-B를 절취한 상태의 단면도이다. P웰 타입의 반도체 기판(3) 상부에 터널 산화막(5), 플로팅 게이트(6), 유전체막(7) 및 컨트롤 게이트인 워드 라인(8)을 형성한다. 이온 주입하여 반도체 기판(3) 내에 n+ 접합을 형성한 후, 층간 절연막(9)을 형성한다. 전체 구조 상부에 비트 라인(10)을 형성한다.
이러한 구조를 갖는 종래의 낸드 플래쉬 메모리 소자는 전술한 바와 같이 간섭 캐패시턴스의 증가로 인해 메모리 셀 간의 문턱 전압(Vt) 쉬프트 현상이 발생할 뿐 아니라 메모리 셀에 데이터를 입력하거나 메모리 셀로부터 데이터를 출력할 때 RC 지연이 발생되고 그로 인해 프로그램 또는 독출 에러가 발생할 수 있다. 기존에 적용되고 있는 LPCVD(Low Pressure Chemical Vapor Deposition) 산화막이나 질화막으로 좁은 워드 라인(WL) 간을 매립할 경우 메모리 셀의 간섭을 피할 수 없으며, 기존에 백-앤드 (back-end) 배선에 적용중인 SiOC등의 저유전율(Low-k)들을 갖는 재료들은 열안정성과 갭필(gap-fill) 특성이 좋지 않으므로 기존의 스페이서 유전체막을 대체하기 힘들다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 게이트와 게이트 사이에 유전율이 1인 진공-채널을 형성하여 유전율을 낮추기 위한 낸드 플래쉬 메모리 소자의 제조방법을 제공하는데 있다.
본 발명의 일 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법은, 반도체 기판 상부에 게이트를 형성한 후, 재산화 공정을 실시하여 상기 게이트 측벽에 산화막을 형성하는 단계와, 상기 게이트 간에 공간이 생기도록 전체 구조 상부에 유전체막을 증착하여 유전율이 1인 진공-채널을 형성하는 단계와, 상기 진공-채널 상부는 오픈 되지 않고, 상기 유전체막 상부만 식각되도록 식각하여 스페이서를 형성한 후, 전체 구조 상부에 SAC 질화막을 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3a 및 도 3c는 본 발명에 따른 낸드 플래쉬 메모리 소자의 제조방법을 설 명하기 위해 나타낸 소자의 단면도이다.
도 3a를 참조하면, 반도체 기판(100) 상부에 제1 폴리실리콘막(102), 제1 유전체막(104), 제2 폴리실리콘막(106), 텅스텐실리사이드막(108) 및 실리콘산화질화막(110)으로 이루어진 게이트(112)를 형성한 후, 재산화 공정(re-oxidation)을 실시하여 게이트(112) 측벽에 산화막(114)을 형성한다. 제1 유전체막(104)은 ONO막으로 형성한다.
도 3b를 참조하면, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식 또는 CVD(Chemical Vapor Deposition) 방식을 이용하여 게이트(112)와 게이트(112) 사이에 밀폐된 공간이 생기도록 전체 구조 상부에 제2 유전체막(116)을 증착하여 유전율이 1인 진공-채널(V)을 형성한다. 이때, PECVD 방식을 이용한 제2 유전체막(116)은 질화막, 산화막 또는 옥시나이트라이드(oxynitride)를 사용한다. PECVD 방식을 이용한 질화막은 200W 내지 1000W의 HF(High-Frequency) 파워, 200W 내지 1000W의 LF(Low-Frequency) 파워, 1torr 내지 10torr의 챔버 압력, 100sccm 내지 1000sccm의 SiH4 가스, 1000sccm 내지 10000sccm의 N2 가스, 100sccm 내지 1000sccm의 NH3 가스를 이용한다. PECVD 방식을 이용한 산화막은 200W 내지 1000W의 HF 파워, 200W 내지 1000W의 LF 파워, 1torr 내지 10torr의 챔버 압력, 100sccm 내지 500sccm의 SiH4 가스, 500sccm 내지 5000sccm의 N2O 가스를 이용한다. PECVD 방식을 이용한 옥시나이트라이드는 200W 내지 1000W의 HF 파워, 200W 내지 1000W의 LF 파워, 1torr 내지 10torr의 챔버 압력, 100sccm 내지 500sccm의 SiH4 가스, 500sccm 내지 5000sccm의 N2O 가스, 100sccm 내지 500sccm의 NH3 가스, 1000sccm 내지 10000sccm의 N2 가스를 이용한다.
도 3c를 참조하면, 제2 유전체막(116)을 식각하여 스페이서(118)를 형성한다. 제2 유전체막(116) 식각시 진공-채널 상부는 오픈 되지 않고, 제2 유전체막(116) 상부의 일부만 식각 된다. 전체 구조 상부에 SAC 질화막(120)을 증착한다.
도 4는 산화막 스페이서 및 질화막 스페이서에 대하여 게이트와 게이트 사이의 스페이스 치수에 따른 플로팅 게이트 간섭 커플링비(floating-gate interference coupling ratio)를 나타낸 그래프이다. a는 산화막의 두께가 140nm, 180nm, 240nm, 300nm일 때를 나타낸 것이고, b는 질화막의 두께가 140nm, 180nm, 240nm, 300nm일 때를 나타낸 것이다. c는 산화막 스페이서 및 질화막 스페이서에 대하여 플로팅 게이트의 높이에 따른 플로팅 게이트 간섭 커플링비를 나타낸 그래프이다. d는 질화막을, e는 산화막을 나타낸 것이다.
본 발명은 게이트와 게이트 사이에 유전율이 1인 진공-채널을 형성하여 유전율을 낮추기 위한 것으로 이펙티브(effective)한 k(유전율)를 구하는 식은 다음과 같다.
keff = kvac × Avac + kspacer(1 - Aair)
kvac는 값이 1인 진공의 유전율을 나타내고, kspacer는 스페이서의 유전율을 나타내며, 산화막일 때는 4, 질화막일 때는 7을 가진다. Avac는 게이트와 게이트 사이의 갭(gap)에서 진공이 차지하는 면적율을 나타낸다. 도 4의 b와 같이 PECVD 질화막을 적용할 경우 Avac 및 Aair가 80%라고 하면, keff의 값은 2.2로 기존 keff의 값인 3.2에 비해 70% 정도 줄었다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 게이트와 게이트 사이에 유전율이 1인 진공-채널을 형성함으로써 유전율을 줄일 수 있다.
또한, MLC 낸드 플래쉬에 진공-채널을 형성함으로써 워드 라인 간의 간섭 캐패시턴스를 줄일 수 있다.
Claims (9)
- 일방향으로 다수개의 소자 분리막이 형성되고, 상기 소자 분리막과 교차하도록 다수의 드레인 선택 라인 및 다수의 소오스 선택 라인이 형성되며, 상기 드레인 선택 라인 및 상기 소오스 선택 라인 사이에 다수의 워드 라인들이 형성된 반도체 기판이 제공되는 단계;상기 워드 라인들 사이에 빈 공간이 생기도록 전체 구조 상부에 유전체막을 형성하는 단계;상기 빈 공간이 노출되지 않도록 상기 유전체막을 식각하여 상기 드레인 선택 라인의 마주보는 측벽과 상기 소오스 선택 라인의 마주보는 측벽에 스페이서를 형성하는 단계; 및상기 유전체막을 포함한 전체 구조 상부에 SAC 질화막을 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 유전체막은 질화막, 산화막 또는 옥시나이트라이드를 사용하여 형성하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제2항에 있어서, 상기 질화막은 200W 내지 1000W의 파워, 1torr 내지 10torr의 챔버 압력을 사용하여 형성하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제2항에 있어서, 상기 질화막은 100sccm 내지 1000sccm의 SiH4 가스, 1000sccm 내지 10000sccm의 N2 가스 및 100sccm 내지 1000sccm의 NH3 가스를 사용하여 형성하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제2항에 있어서, 상기 산화막은 200W 내지 1000W의 파워, 1torr 내지 10torr의 챔버 압력을 사용하여 형성하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제2항에 있어서, 상기 산화막은 100sccm 내지 500sccm의 SiH4 가스 및 500sccm 내지 5000sccm의 N2O 가스를 사용하여 형성하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제2항에 있어서, 상기 옥시나이트라이드는 200W 내지 1000W의 파워, 1torr 내지 10torr의 챔버 압력을 사용하여 형성하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제2항에 있어서, 상기 옥시나이트라이드는 100sccm 내지 500sccm의 SiH4 가스, 500sccm 내지 5000sccm의 N2O 가스, 100sccm 내지 500sccm의 NH3 가스 및 1000sccm 내지 10000sccm의 N2 가스를 사용하여 형성하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 유전체막은 PECVD 또는 CVD 방식으로 증착되는 낸드 플래쉬 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050093293A KR100687399B1 (ko) | 2005-10-05 | 2005-10-05 | 낸드 플래쉬 메모리 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050093293A KR100687399B1 (ko) | 2005-10-05 | 2005-10-05 | 낸드 플래쉬 메모리 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100687399B1 true KR100687399B1 (ko) | 2007-02-26 |
Family
ID=38104723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050093293A KR100687399B1 (ko) | 2005-10-05 | 2005-10-05 | 낸드 플래쉬 메모리 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100687399B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8946804B2 (en) | 2012-03-30 | 2015-02-03 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
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- 2005-10-05 KR KR1020050093293A patent/KR100687399B1/ko not_active IP Right Cessation
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| Title |
|---|
| 미국 특허공보 제2004/0232496호 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101901779B1 (ko) | 2012-03-30 | 2018-09-28 | 삼성전자주식회사 | 반도체 소자 및 이를 제조하는 방법 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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