KR100686810B1

KR100686810B1 - Wafer sawing method

Info

Publication number: KR100686810B1
Application number: KR1020010023024A
Authority: KR
Inventors: 이상호; 양준영
Original assignee: 앰코 테크놀로지 코리아 주식회사
Priority date: 2001-04-27
Filing date: 2001-04-27
Publication date: 2007-02-23
Also published as: KR20020083608A

Abstract

이 발명은 웨이퍼 소잉 방법에 관한 것으로, 웨이퍼의 소잉중 발생한 마이크로 크랙(Micro-Crack)을 제거하고, 스트레스(Stress)를 경감시킬 수 있도록, 대략 평면인 상면과 하면을 가지고, 상기 상면에는 반도체칩이 스크라이브 라인(Scribe Line)을 경계로 다수 형성되어 있는 웨이퍼를 제공하는 단계와; 상기 웨이퍼의 스크라이브 라인을 따라 다아이몬드 블레이드(Diamond Blade)로 하프소잉(Half sawing)하여, 대략 바둑판 라인 모양의 요홈을 형성하는 단계와; 상기 웨이퍼의 요홈 표면에 형성된 마이크로 크랙(Micro-Crack) 및 스트레스(Stress)를 제거하도록, 상기 요홈 표면에 레이저를 조사하는 단계와; 상기 웨이퍼의 요홈까지 하면을 백그라인딩(Back Grinding)하여 낱개의 반도체칩으로 분리하는 단계를 포함하여 이루어진 것을 특징으로 함.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wafer sawing method, comprising a top and bottom surfaces that are substantially planar to remove micro-cracks generated during sawing of a wafer and to relieve stress. Providing a wafer in which a plurality of wafers are formed around the scribe line; Half sawing along a scribe line of the wafer with a diamond blade to form a roughly checkerboard-shaped groove; Irradiating a laser on the groove surface to remove micro-cracks and stress formed on the groove surface of the wafer; And back-grinding the bottom surface of the wafer to a single semiconductor chip.

Description

Wafer sawing method

도1a 내지 도1d는 종래의 웨이퍼 소잉 방법을 도시한 설명도이다.1A to 1D are explanatory views showing a conventional wafer sawing method.

도2a 내지 도2d는 본 발명에 의한 웨이퍼의 소잉 방법을 도시한 설명도이다.2A to 2D are explanatory views showing a sawing method of a wafer according to the present invention.

- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-

2; 웨이퍼(Wafer) 4; 스크라이브 라인(Scribe Line)2; Wafer 4; Scribe Line

8; 요홈 10; 반도체칩8; Groove 10; Semiconductor chip

12; 전자회로12; Electronic circuit

14; 다이아몬드 블레이드(Diamond Blade)14; Diamond Blade

16,17; 테이프(Tape) 18; 수조16,17; Tape 18; water tank

본 발명은 웨이퍼 소잉 방법에 관한 것으로, 더욱 상세하게 설명하면 웨이퍼의 소잉중 발생한 마이크로 크랙(Micro-Crack)을 제거하고, 스트레스(Stress)를 경감시킬 수 있는 웨이퍼 소잉 방법에 관한 것이다.The present invention relates to a wafer sawing method, and more particularly, to a wafer sawing method capable of removing micro-cracks generated during sawing of a wafer and reducing stress.

통상 반도체 분야에서 웨이퍼라 함은 실리콘(Si) 또는 게르마늄(Ge)의 잉곳(Ingot)을 얇게 자른 것을 말하며, 보통 직경은 4인치(100mm), 5인치(125mm), 6인치(150mm), 8인치(200mm), 12인치(300mm) 정도이고, 두께는 0.2mm 정도이다.In the semiconductor field, a wafer is a thin cut of an ingot of silicon (Si) or germanium (Ge). Usually, a diameter is 4 inches (100 mm), 5 inches (125 mm), 6 inches (150 mm), 8 Inches (200mm) and 12 inches (300mm) are about 0.2mm thick.

이러한 웨이퍼로부터는 DRAM, ASIC, TR, MOSFET, CMOS, PMOS, ROM, EP-ROM 등 다양한 형태의 반도체칩을 제조하는데 사용된다.These wafers are used to manufacture various types of semiconductor chips such as DRAM, ASIC, TR, MOSFET, CMOS, PMOS, ROM, and EP-ROM.

상기한 바와 같은 웨이퍼로부터 반도체칩의 제조 및 패키징 방법까지의 전 과정을 간략하게 설명하면 다음과 같다.The entire process from the wafer as described above to the method of manufacturing and packaging the semiconductor chip will be briefly described as follows.

1. 논리회로설계 단계로서, 각각의 반도체칩 안에 들어갈 회로를 검토하고 효율적인 배치가 되도록 논리회로를 설계한다.1. As a logic circuit design step, the circuits to be included in each semiconductor chip are examined and the logic circuits are designed to be an efficient arrangement.

2. 패턴(Pattern) 설계 단계로서, 컴퓨터상에 레이아웃(Lay-Out)하여 배선을 도면화한다.2. As a pattern designing step, layout is laid out on a computer to draw the wiring.

3. 레티클 포토마스크(Reticle Photomask) 단계로서, 상기 패턴을 글래스 표면에 부착시킨다.3. Reticle Photomask step, wherein the pattern is attached to the glass surface.

4. 마스킹(Masking) 단계로서, 웨이퍼 위에 1/10,000 정도로 축소시킨 채 빛을 조사시켜 상기 패턴을 웨이퍼 위에 마스킹한다.4. Masking step, in which the pattern is masked on the wafer by irradiating with light reduced to about 1 / 10,000 on the wafer.

5. 현상 및 에칭(Etching) 단계로서, 현상을 하면 노광되어진 부분이 감광막을 가지게 되는데 이를 에칭액에 담구거나 개스 플라즈마(Gas Plasma) 분위기에 위치시키거나 하여, 감광된 부분이 에칭되도록 함으로써 실리콘면이 나타나게 한다.5. As a developing and etching step, the exposed part has a photoresist film, which is immersed in an etching solution or placed in a gas plasma atmosphere, so that the exposed part is etched. Make it appear.

6. 산화,확산, C.V.D, Ion Sputtering 단계로서, 웨이퍼 내에 이온 주입 및 고온 확산 등을 통해 소정의 전기적 기능을 하는 회로를 형성한다.6. Oxidation, diffusion, C.V.D, ion sputtering step, forming a circuit having a predetermined electrical function through ion implantation and high temperature diffusion in the wafer.

7. 금속 배선 형성 및 테스팅(Metalizing, Wafer Testing) 단계로서, 배선이 형성되도록 웨이퍼 표면에 알루미늄을 증착시키고, 웨이퍼의 각 반도체칩을 자동적 으로 테스트하여 불량품을 마킹한다.7. Metal wiring formation and testing (Metalizing, Wafer Testing) In this step, aluminum is deposited on the surface of the wafer to form wiring, and each semiconductor chip on the wafer is automatically tested to mark defective products.

8. 소잉(Sawing) 단계로서, 웨이퍼상에 대략 바둑판 모양으로 정렬되어 있고, 스크라이브 라인으로 구분되어 있는 수백개의 반도체칩을 소잉한다.8. Sawing step, sawing hundreds of semiconductor chips arranged on the wafer in a substantially checkerboard pattern and separated by scribe lines.

9. 반도체칩 접착 단계로서, 반도체칩을 섭스트레이트(Substrat, 리드프레임, 인쇄회로기판 등등)의 중앙부에 고정한다.9. Bonding the semiconductor chip, fixing the semiconductor chip in the center of the substrate (substrat, lead frame, printed circuit board, etc.).

10. 와이어 본딩(Wire Bonding) 단계로서, 반도체칩의 입출력패드와 섭스트레이트의 소정 패턴을 도전성와이어로 고속 접속한다.10. As a wire bonding step, a predetermined pattern of input / output pads and substrates of a semiconductor chip is connected at high speed with conductive wires.

11. 몰드 및 마킹(Mold & Marking) 단계로서, 수지, 세라믹등으로 패키징하며, 형명, Lot 번호 등을 잉크 또는 레이저로 인쇄한다.11. As a mold and marking step, it is packaged with resin, ceramic, etc., and the model name, lot number, etc. are printed by ink or laser.

12. 최종 검사 단계로서, 각종 검사를 통해 합격한 제품을 출하한다.12. As the final inspection step, the products that passed through various inspection are shipped.

여기서, 최근의 소잉 단계를 첨부된 도1a 내지 도1d를 참조하여 좀더 자세히 설명하면 다음과 같다.Here, the more recent sawing step will be described in more detail with reference to FIGS. 1A to 1D as follows.

먼저 도1a 및 도1b에 도시된 바와 같이 웨이퍼(2)를 접착성 있는 테이프(16) 상에 마운팅하여 고정시키고(웨이퍼 마운팅(Wafer Mounting)), 이 상태에서 다이아몬드 블레이드(14)로 상기 웨이퍼(2)의 스크라이브 라인(4)을 따라 일정 깊이만큼 소잉(하프소잉, Half Sawing)함으로써, 일정 깊이의 요홈(8)을 형성한다.First, as shown in FIGS. 1A and 1B, the wafer 2 is mounted and fixed on the adhesive tape 16 (wafer mounting), and in this state, the wafer (with the diamond blades 14) is mounted. The groove 8 of a predetermined depth is formed by sawing (half sawing) by a predetermined depth along the scribe line 4 of 2).

이어서, 상기 웨이퍼(2)의 후면으로부터 테이프(16)를 떼어내고, 도1c에 도시된 바와 같이 다른 테이프(17)상에 상기 웨이퍼(2)의 상면(회로가 형성된 면)을 접착한다. 이후, 도1d에 도시된 바와 같이 상기 웨이퍼(2)의 후면을 일정두께만큼 그라인딩하여 제거한다. 즉, 상기 요홈(8)까지 백그라인딩(Back Grinding)함으로 써, 낱개의 반도체칩(10)이 각각 분리되도록 한다. 이와 같이 백그라인딩을 하는 이유는 초박형의 반도체칩(10)을 제공하기 위함이다. 통상 반도체칩(10)의 전자회로(12)는 상면으로부터 수㎛~수십㎛ 범위로 형성되어 있기 때문에, 상기와 같이 백그라인딩을 하여도 상기 전자회로(12)에는 어떠한 영향도 미치지 않는다.Then, the tape 16 is removed from the rear surface of the wafer 2, and the upper surface (the surface on which the circuit is formed) of the wafer 2 is adhered to the other tape 17 as shown in Fig. 1C. Thereafter, as shown in FIG. 1D, the back surface of the wafer 2 is ground and removed by a predetermined thickness. That is, by back grinding to the groove 8, the individual semiconductor chips 10 are separated from each other. The reason for backgrinding is to provide an ultra-thin semiconductor chip 10. Usually, since the electronic circuit 12 of the semiconductor chip 10 is formed in the range of several micrometers to several tens of micrometers from the upper surface, even if it is back-grinded as mentioned above, there is no influence on the electronic circuit 12.

그러나, 상기와 같은 웨이퍼 소잉은 다이아몬드 블레이드와 실리콘 웨이퍼의 기계적 및 물리적 접촉 그리고 장비의 진동 등에 의해, 도1b 등에 도시된 바와 같이 그 소잉면 즉, 요홈의 표면 내측으로 다수의 마이크로 크랙이 발생되고, 또한 많은 스트레스가 응집되어 있는 단점이 있다.However, such wafer sawing is caused by mechanical and physical contact between the diamond blade and the silicon wafer, vibration of the equipment, and the like, and a plurality of microcracks are generated inside the sawing surface, i.e., the surface of the groove, as shown in FIG. It also has the disadvantage that many stresses are aggregated.

상기와 같은 마이크로 크랙이나 스트레스는 그후의 패키징 공정 동안 더욱 심화되며, 결국에는 상기한 마이크로 크랙 및 스트레스로 인하여 후공정 및 신뢰성 검사에서 다수의 반도체칩이 불량 처리되는 문제점이 있다.Such micro cracks or stresses are further exacerbated during the subsequent packaging process, and eventually, due to the micro cracks and stresses described above, there is a problem in that a plurality of semiconductor chips are poorly processed in the post process and the reliability test.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 웨이퍼의 소잉중 발생한 마이크로 크랙을 제거하고, 스트레스를 경감시킬 수 있는 웨이퍼 소잉 방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, to provide a wafer sawing method that can remove the micro cracks generated during sawing of the wafer, and can reduce the stress.

상기한 목적을 달성하기 위해 본 발명에 의한 웨이퍼 소잉 방법은 대략 평면인 상면과 하면을 가지고, 상기 상면에는 반도체칩이 스크라이브 라인(Scribe Line)을 경계로 다수 형성되어 있는 웨이퍼를 제공하는 단계와; 상기 웨이퍼의 스크라이브 라인을 따라 다아이몬드 블레이드(Diamond Blade)로 하프소잉(Half sawing)하여, 대략 바둑판 라인 모양의 요홈을 형성하는 단계와; 상기 웨이퍼의 요홈 표면에 형성된 마이크로 크랙(Micro-Crack) 및 스트레스(Stress)를 제거하도록, 상기 요홈 표면에 레이저를 조사하는 단계와; 상기 웨이퍼의 요홈까지 하면을 백그라인딩(Back Grinding)하여 낱개의 반도체칩으로 분리하는 단계를 포함하여 이루어진 것을 특징으로 한다.According to an aspect of the present invention, there is provided a wafer sawing method comprising: providing a wafer having a top surface and a bottom surface that are substantially planar, and on the top surface of which a plurality of semiconductor chips are formed along a scribe line; Half sawing along a scribe line of the wafer with a diamond blade to form a roughly checkerboard-shaped groove; Irradiating a laser on the groove surface to remove micro-cracks and stress formed on the groove surface of the wafer; It characterized in that it comprises a step of back grinding the bottom of the groove of the wafer (Back Grinding) to separate into a single semiconductor chip.

여기서, 상기 레이저 조사 단계는 상기 웨이퍼를 수조(水槽) 내측에 위치시킨 후 수행함이 바람직하다.Here, the laser irradiation step is preferably performed after placing the wafer inside the water tank (水槽).

또한, 상기 요홈의 표면은 소프트 멜팅(Soft Melting) 상태가 되도록 대략 900~1400℃ 정도의 온도가 제공되는 레이저가 사용될 수 있다.In addition, the surface of the groove may be a laser that is provided with a temperature of about 900 ~ 1400 ℃ so that the soft melting (Soft Melting) state.

상기와 같이 하여 본 발명에 의한 웨이퍼 소잉 방법에 의하면, 웨이퍼의 하프 소잉에 의해 형성된 요홈 표면에 대략 900~1400℃의 온도를 제공하는 레이저가 조사됨으로써, 그 요홈 표면이 소프트 멜팅 상태로 되고 이에 따라, 상기 요홈의 표면에 형성되어 있던 마이크로 크랙은 멜팅 상태에 의해 제거되고, 또한 응집되어 있던 스트레스도 경감된다. 따라서, 상기 웨이퍼로부터 얻은 반도체칩의 후공정 및 신뢰성 테스트시에 종래와 같은 불량은 발생하지 않게 된다.According to the wafer sawing method according to the present invention as described above, by irradiating a laser providing a temperature of approximately 900 ~ 1400 ℃ to the groove surface formed by the half sawing of the wafer, the groove surface becomes a soft melting state The microcracks formed on the surface of the grooves are removed by the melting state, and the aggregated stress is also reduced. Therefore, defects as in the prior art do not occur during the post-processing and reliability testing of the semiconductor chip obtained from the wafer.

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.

도2a 내지 도2d는 본 발명에 의한 웨이퍼 소잉 방법을 도시한 설명도이며, 이를 참조하여 본 발명을 순차적으로 설명한다. 2A to 2D are explanatory diagrams showing a wafer sawing method according to the present invention, and the present invention will be described sequentially with reference to this.

1. 웨이퍼 제공 단계로서, 대략 평면인 상면과 하면을 가지고, 상기 상면에는 반도체칩(10)이 스크라이브 라인을 경계로 대략 바둑판 모양으로 다수 형성된 웨이퍼(2)를 제공한다. 물론, 상기 웨이퍼(2)는 접착성있는 테이프(16)상에 마운팅된 상태이다.1. As a wafer providing step, there is provided a wafer 2 having a top surface and a bottom surface that are substantially planar, and a plurality of semiconductor chips 10 formed in a substantially checkered shape at the boundary of a scribe line. Of course, the wafer 2 is mounted on the adhesive tape 16.

2. 하프 소잉 단계로서, 상기 웨이퍼(2)의 스크라이브 라인(도시되지 않음)을 따라 다이아몬드 블레이드(14) 또는 이의 등가물을 이용하여 하프 소잉한다. 즉, 상기 스크라이브 라인을 따라서 일정 깊이의 요홈(8)이 형성되도록 한다. 이때, 상기 요홈(8)의 표면 내측으로는 다수의 마이크로 크랙이 발생되고, 또한 스트레스가 응집된 상태가 된다.(도2a 참조)2. Half sawing step, half sawing using a diamond blade 14 or equivalent thereof along a scribe line (not shown) of the wafer 2. That is, the groove 8 having a predetermined depth is formed along the scribe line. At this time, a large number of microcracks are generated inside the surface of the groove 8, and the stress is agglomerated (see FIG. 2A).

3. 레이저 조사 단계로서, 상기 웨이퍼(2)의 요홈(8) 표면에 형성된 마이크로 크랙 및 스트레스를 제거할 수 있도록 상기 요홈(8) 표면에 레이저를 조사한다.(도2b 참조)3. As a laser irradiation step, the laser is irradiated to the surface of the groove 8 so as to remove micro cracks and stress formed on the surface of the groove 8 of the wafer 2 (see FIG. 2B).

즉, 상기 레이저 조사에 의해 상기 요홈(8) 표면이 소프트 멜팅 상태가 됨으로써, 상기 마이크로 크랙이 제거되고, 또한 상기 소프트 멜팅 상태에 의해 응집된 스트레스가 경감된다. 이때, 상기 레이저에 의해 상기 요홈(8) 표면에 형성되는 온도는 대략 900~1400℃ 정도가 되도록 한다. 참고로, 상기 웨이퍼(2)가 실리콘으로 형성되어 있을 경우, 그 녹는점은 대략 1421℃이며, 이 온도에서 실리콘 단결정 성장으로 인곳(Ingot)이 형성된다.That is, the surface of the groove 8 is soft-melted by the laser irradiation, so that the microcracks are removed, and the stress aggregated by the soft-melting state is reduced. At this time, the temperature formed on the surface of the groove 8 by the laser is to be approximately 900 ~ 1400 ℃. For reference, when the wafer 2 is formed of silicon, its melting point is approximately 1421 ° C., and an ingot is formed by silicon single crystal growth at this temperature.

한편, 상기 레이저는 주지된 바와 같이 여기매체 및 공진기 등으로 이루어진 통상적인 레이저 유닛을 이용한다. 즉, 여기매체(레이저매질)로 보통 약 10.6㎛의 파장을 얻을 수 있는 CO₂가스 또는 약 1.06㎛의 파장을 얻을 수 있는 인조 고체봉 형태의 Nd:YAG가 이용된 레이저 유닛 등을 사용할 수 있으며, 여기서 특정한 레이저 유닛을 한정하는 것은 아니다. 이러한 레이저 유닛은 주지된 바와 같이 통상적인 레이저 마킹 장치(반도체패키지 표면에 소정 문자, 그림 등을 마킹하는 장치)가 그대로 이용될 수도 있다.On the other hand, the laser uses a conventional laser unit made of an excitation medium, a resonator, or the like as is well known. That is, the excitation medium (laser medium) can be used a CO ₂ gas that can usually obtain a wavelength of about 10.6㎛ or a laser unit using Nd: YAG in the form of artificial solid rods that can obtain a wavelength of about 1.06㎛ It does not limit a specific laser unit here. As is well known, such a laser unit may be a conventional laser marking apparatus (an apparatus for marking predetermined characters, pictures, etc. on the surface of a semiconductor package).

물론, 상기 레이저의 출력단에는 상기 웨이퍼(2)의 스크라이브 라인(4)을 따라 일정 시간동안 레이저를 조사할 수 있도록 레이저빔을 반사시키는 갈바닉(Galvanic) 미러 또는 폴리곤(Polygon) 미러가 장착될 수 있다.Of course, a galvanic mirror or a polygon mirror may be mounted at the output end of the laser to reflect the laser beam along the scribe line 4 of the wafer 2 for a predetermined time. .

더불어, 상기와 같은 레이저 조사는 도2b에 도시된 바와 같이 물이 담겨진 수조(18) 내측에서 수행됨이 바람직하다. 즉, 레이저 조사중 발생되는 고온의 열전도에 의해 반도체칩(10)의 내측에 형성된 전자회로(12)에 불량이 유도되지 않으면서, 상기 요홈(8)의 표면에 형성된 마이크로 크랙들만 소프트 멜팅 상태가 되도록 하기 위함이다.In addition, the laser irradiation as described above is preferably performed inside the water tank 18 in which water is contained, as shown in FIG. That is, only the microcracks formed on the surface of the groove 8 have a soft melting state without causing a defect in the electronic circuit 12 formed inside the semiconductor chip 10 by the high temperature thermal conduction generated during laser irradiation. To make it possible.

4, 백그라인딩 단계로서, 상기 웨이퍼(2)의 하면에서 테이프(16)를 떼어내고, 상기 웨이퍼(2)의 상면에 다른 테이프(17)를 접착시킨 후, 상기 웨이퍼(2)의 하면을 일정두께로 백그라인딩시켜 제거한다. 즉, 상기 백그라인딩은 상기 요홈(8)에 이를 때까지 수행함으로써, 상기 웨이퍼(2)가 낱개의 반도체칩(10)으로 각각 분리되도록 한다. 물론, 상기 백그라인딩은 상기 반도체칩(10)의 상면에 형성된 전자회로(12)를 손상하지 않는 범위내에서 상기 요홈(8)을 초과하여 더 수행될 수도 있다.(도2d 참조) 4, in the backgrinding step, the tape 16 is removed from the lower surface of the wafer 2, another tape 17 is adhered to the upper surface of the wafer 2, and then the lower surface of the wafer 2 is fixed. Remove by backgrinding to thickness. That is, the backgrinding is performed until the recess 8 is reached so that the wafer 2 is separated into individual semiconductor chips 10. Of course, the backgrinding may be further performed beyond the groove 8 within a range not damaging the electronic circuit 12 formed on the upper surface of the semiconductor chip 10 (see FIG. 2D).

이와 같은 단계에 의해 상기 요홈에 형성되어 있던 마이크로 크랙 및 스트레스는 모두 제거되고, 따라서 다음의 공정에는 불량을 유발시킬 수 있는 요인이 최소화된 반도체칩이 공급되게 된다.By this step, all of the micro cracks and stresses formed in the grooves are removed, so that the semiconductor chip is minimized in the following process to minimize the factors that may cause the defect.

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.

상기와 같이 하여 본 발명에 의한 웨이퍼 소잉 방법에 의하면, 웨이퍼의 하프 소잉에 의해 형성된 요홈 표면에 대략 900~1400℃의 온도를 제공하는 레이저가 조사됨으로써, 그 요홈 표면이 소프트 멜팅 상태로 되고 이에 따라, 상기 요홈의 표면에 형성되어 있던 마이크로 크랙은 멜팅 상태에 의해 제거되고, 또한 응집되어 있던 스트레스도 경감되는 효과가 있다.According to the wafer sawing method according to the present invention as described above, by irradiating a laser providing a temperature of approximately 900 ~ 1400 ℃ to the groove surface formed by the half sawing of the wafer, the groove surface becomes a soft melting state The microcracks formed on the surface of the grooves are removed by the melting state, and there is an effect of reducing the stress which has been aggregated.

결국, 상기 웨이퍼로부터 얻은 반도체칩의 후공정 및 신뢰성 테스트시에 종래와 같은 마이크로 크랙 또는 스트레스에 의한 반도체칩의 손상 현상을 최소화할 수 있는 효과가 있다.As a result, there is an effect of minimizing the damage phenomenon of the semiconductor chip due to the conventional micro crack or stress during the post-process and reliability test of the semiconductor chip obtained from the wafer.

Claims

Providing a wafer having a top surface and a bottom surface that are substantially planar, wherein a plurality of semiconductor chips are formed on a boundary of a scribe line;

Half sawing along a scribe line of the wafer with a diamond blade to form a roughly checkerboard-shaped groove;

Irradiating a laser on the groove surface to remove micro-cracks and stress formed on the groove surface of the wafer;

Wafer sawing method comprising the step of back grinding to the groove of the wafer (Back Grinding) to separate into a single semiconductor chip.

The wafer sawing method of claim 1, wherein the laser irradiation step is performed after placing the wafer inside a water tank.

The method of claim 1 or 2, wherein a surface of the groove is provided with a laser provided with a temperature of about 900 to 1400 ° C. such that the surface of the groove is in a soft melting state.