KR100684926B1 - 유기-무기 혼성 전계효과 트랜지스터의 제조방법 - Google Patents

유기-무기 혼성 전계효과 트랜지스터의 제조방법 Download PDF

Info

Publication number
KR100684926B1
KR100684926B1 KR1020050089364A KR20050089364A KR100684926B1 KR 100684926 B1 KR100684926 B1 KR 100684926B1 KR 1020050089364 A KR1020050089364 A KR 1020050089364A KR 20050089364 A KR20050089364 A KR 20050089364A KR 100684926 B1 KR100684926 B1 KR 100684926B1
Authority
KR
South Korea
Prior art keywords
inorganic
organic
effect transistor
field effect
channel layer
Prior art date
Application number
KR1020050089364A
Other languages
English (en)
Inventor
박형호
장호정
전형탁
홍재선
Original Assignee
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 연세대학교 산학협력단 filed Critical 연세대학교 산학협력단
Priority to KR1020050089364A priority Critical patent/KR100684926B1/ko
Application granted granted Critical
Publication of KR100684926B1 publication Critical patent/KR100684926B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 기판 상단면 일측에 게이트 전극이 형성되는 단계; 상기 게이트 전극이 포함되는 상기 기판 상단면에 절연막이 형성되는 단계; 상기 절연막 상단면에 저온 원자층 증착방법을 사용하여 무기 채널층이 형성되는 단계; 상기 무기 채널층 상단면 양측에 금속전극 소스와 금속전극 드레인이 형성되는 단계; 및 상기 절연막 상단면, 무기 채널층의 상단면과 측면 및 금속전극의 상단면과 측면에 무기 절연보호막이 형성되는 단계를 포함하는 것을 특징으로 하는 유기-무기 혼성 전계효과 트랜지스터의 제조방법에 관한 것이다.
본 발명에 따른 유기-무기 혼성 전계효과 트랜지스터는 종래의 유기 전계효과 트랜지스터와 비교하여 높은 이동도를 갖는 무기 채널층이 형성되어 소자 동작속도가 크게 향상되고, 소자 동작 전압을 줄일 수 있는 효과가 있다.
유기-무기 혼성 전계효과 트랜지스터, 휨성(flexible)기판, 폴리이미드, ZnSe, ZnTe, 무기 반도체 채널, PVP, 파릴렌, 원자층 증착

Description

유기-무기 혼성 전계효과 트랜지스터의 제조방법{Fabrication Method of Organic-Inorganic Hybrid Field Effect Transistor}
도 1은 본 발명에 따른 유기-무기 혼성 전계효과 트랜지스터의 기판 및 게이트 전극을 나타내는 단면도,
도 2는 본 발명에 따른 유기-무기 혼성 전계효과 트랜지스터의 절연막을 나타내는 단면도,
도 3은 본 발명에 따른 유기-무기 혼성 전계효과 트랜지스터의 무기 채널층 나타내는 단면도,
도 4는 본 발명에 따른 유기-무기 혼성 전계효과 트랜지스터의 금속전극을 나타내는 단면도,
도 5는 본 발명에 따른 유기-무기 혼성 전계효과 트랜지스터를 나타내는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
2 : 트랜지스터 4 : 기판
6 : 게이트 전극 8 : 절연막
10 : 무기 채널층 12 : 금속전극의 소스
12´ : 금속전극의 드레인 14 : 무기 절연보호막
본 발명은 높은 채널 이동도를 갖는 ZnS, ZnSe, ZnTe 등의 무기반도체 재료를 저온 원자층 증착방법 (ALD: atomic layer deposition)을 사용하여 휨성 디스플레이에 적용할 수 있는 유기-무기 혼성 전계효과 트랜지스터(OITFT: organic-inorganic thin film transistor)의 제조방법에 관한 것이다.
휨성 디스플레이에 적용하기 위해 현재 연구중인 유기 트랜지스터는 전통적인 무기 트랜지스터와 같이 주된 수송체(전자와 정공)의 종류에 따라 p형과 n형으로 구분된다. p형 유기반도체로는 펜타센, 티오펜(thiophene) 올리고머류 및 폴리(3-알킬티오펜) 등이 있으며 펜타센으로 제작된 p-OTFT의 최대 정공 이동도는 3 내지 5 ㎠/Vs이다. 또한, n형 유기반도체로는 방향족 화합물인 파릴렌(parylene) 등이 연구되고 있으나 p형 물질에 비해 전자 이동도가 훨씬 낮고 공기 중에 불안정한 특성을 보이고 있어 아직까지 본격적인 n-OTFT의 개발이 이루어지지 않고 있는 실정이다.
IBM의 D. B. Mitzi 등 [D. B. Mitzi etal IBM J. Res. & Dev. 2001, 45(1), P.29]에 의해 제안된 유-무기 혼성 반도체인 (C6H5C2H4NH3)2SnI4는 희티탄석 (perovskite)층 구조를 나타내며 유기층의 휨 특성과 무기 층의 전도특성을 상호보완적으로 부여하고자 한 것으로 전하이동도(μ) = 0.61 ㎠/Vs, 오프 상태의 전류에 대한 온 상태의 전류의 비(I on / I off ratio) = ~106이 측정되었다. 이 경우 무기 층의 전도특성이 π-π 결합혼성에 기인하는 관계로 근원적으로 무기물질의 보완이 어려워져 이동도의 한계를 극복할 수 없다.
이동도 μ는 기체 ㆍ 액체 ㆍ 고체 내에서 이온 ㆍ 전자 등 전하를 가진 입자가 전기장에 의해서 힘을 받을 때, 전하입자의 평균이동속도 v와 전기장의 세기 E의 관계로 정의되는 계수를 의미하며, μsat는 주어진 전기장하에 소자가 전기적 특성을 상실하지 않는 전하입자의 최소이동도를 의미한다.
상기 유-무기 혼성 반도체는 50Å의 두께를 갖는 (N2H5)4Sn2S6 무기결정을 200℃로 저온 열처리하고 n-Si 기판위에 형성시키면 μsat ≥ 10 ㎠/Vs, 오프 상태의 전류에 대한 온 상태의 전류의 비(I on / I off ratio) = ~106 의 특성을 얻을 수 있었으나 플라스틱 기판에의 적용은 아직 시행되고 있지 않다. 또한, 유-무기 혼성 반도체 소자의 이동도는 사면체의 모서리를 공유하는 SnS4에 의해 좌우되므로 무기 소재의 단순화를 통하여 이동도의 향상을 기대할 수 있는 여지도 나타내고 있다.
이상과 같이 유기 또는 무기 반도체층이 형성된 트랜지스터에 따른 종래의 기술을 살펴보면 다음과 같다.
대한민국특허 제0491142호는 박막트랜지스터의 제조방법에 관한 것으로서, 이온샤워방법으로 불순물을 생성하여 게이트를 마스크로 사용하여 P형 박막 트랜지스터 영역 또는 N형 박막 트랜지스터 영역의 반도체 층에 불순물을 주입하는 과정에 원하는 불순물 이외의 수소성분이 채널층에 주입되어 박막 트랜지스터의 특성이 열화되는 것을 방지할 수 있는 박막 트랜지스터의 제조방법을 개시하고 있다.
대한민국특허 제0298898호는 발광층인 유기층을 표면 처리하여 유기규소화합물을 흡착시킴으로써 효율이 향상되고 수명이 연장된 유기발광소자 및 그 제조방법에 관한 것으로서, 유기층을 표면 처리하여 유기규소화합물을 발광층에 흡착시킴으로써 효율이 향상되고 수명이 대폭 연장된 유기발광소자 및 그 제조방법을 제공하는 것을 개시하고 있다.
이와 같이, 종래에 사용된 유기 및 무기 반도체층이 형성된 트랜지스터는 채널층이 유기물질로 증착되어 최대 채널이동도가 5 ㎠/Vs이고, 실리콘기판을 사용하여 휨성 디스플레이로의 적용이 불가능하였다.
또한, SOI(silicon on insulator) 기판을 활용하여 Si 기판상에 트랜지스터 공정을 수행한 후 상부 트랜지스터 부분과 하부의 SiO2 절연부분을 식각하며, 분리시키고, 이를 플라스틱 기판상에 부착시킴으로써 전하이동도(μ) = 180 ㎠/Vs의 높은 이동도를 나타내는 휨성 트랜지스터를 제작할 수 있으나 Si 공정의 수행에 따른 고비용과 이후 분리-접합 과정 등의 복잡성으로 인해 현실적인 대안이 되기에는 부족하다.
본 발명은 상술한 문제점을 해결하기 위해 도출된 것으로서, 유-무기 혼성 반도체를 플라스틱 기판에 사용할 수 있도록 저온 원자층 증착방법(ALD)을 사용하여 플라스틱기판 상에 열적손상을 가하지 않는 휨성 디스플레이에 적용할 수 있는 트랜지스터를 제공하는데 기술적 과제가 있다.
본 발명은 기판 상단면 일측에 게이트 전극이 형성되는 단계; 상기 게이트 전극이 포함되는 상기 기판 상단면에 절연막이 형성되는 단계; 상기 절연막 상단면에 저온 원자층 증착방법을 사용하여 무기 채널층이 형성되는 단계; 상기 무기 채널층 상단면 양측에 금속전극 소스와 금속전극 드레인이 형성되는 단계; 및 상기 절연막 상단면, 무기 채널층의 상단면과 측면 및 금속전극의 상단면과 측면에 산화물 보호막이 형성되는 단계를 포함하는 것을 특징으로 하는 유기-무기 혼성 전계효과 트랜지스터의 제조방법을 제공한다.
본 발명에 따른 유기-무기 혼성 전계효과 트랜지스터는 무기 또는 유기 절연막과 원자층 증착방법으로 형성된 무기 채널층을 기판에 증착하여 휨성 디스플레이에 적용할 수 있는 트랜지스터라면 어떠한 유기-무기 혼성 전계효과 트랜지스터라도 상기 유기-무기 혼성 전계효과 트랜지스터에 해당될 것이지만, 바람직하게는 저온 원자층 증착방법으로 무기 채널층을 형성한 유기-무기 혼성 전계효과 트랜지스터를 의미하며, 보다 특정적으로는 ZnS, ZnSe, ZnTe 등의 무기물을 채널소재로 사 용하여 휨성 디스플레이에 적용할 수 있는 유기-무기 혼성 전계효과 트랜지스터가 좋고, 더욱 바람직하게는 기판과 금속전극 사이에 유기절연막과 무기채널층을 형성시켜 약 10cm2/Vs의 이동도를 갖는 유기-무기 혼성 전계효과 트랜지스터가 좋다.
본 발명에 따른 기판은 트랜지스터의 하단부에 형성되어 트랜지스터의 구성 소자를 구비할 수 있는 것이라면 어떠한 기판이라도 상기 기판에 해당될 것이지만, 바람직하게는 유리기판 및 투명 폴리머기판이 좋고, 보다 바람직하게는 폴리카보네이트(Polycarbonate), 폴리에틸렌나프탈레이트(Polyethylenenaphthalate), 폴리노르보넨(Polynorbornene), 폴리아크릴레이트(Polyacrylate), 폴리비닐알콜(Polyvinylalcohol), 폴리이미드(Polyimide), 폴리에틸렌테레프탈레이트(Polyethyleneterephthalate) 및 폴리에테르설폰(Polyethersulfone) 기판이 좋고, 추천하기로는 폴리이미드(Polyimide) 기판이 좋다.
본 발명에 따른 게이트 전극은 상기 기판 상단면에 구비되고, 졸-겔 스핀코팅 등의 화학용액증착법(Chemical Solution Deposition: CSD), 스퍼터링(sputtering) 등의 물리적증착법(Physical Vapor Deposition: PVD) 및 금속유기 화학기상증착방법(Metal Organic Chemical Vapor Deposition: MOCVD)을 사용하여 형성된다.
여기서, 게이트 전극은 산화아연(ZnO), 산화주석(SnO2) 및 ITO(Indium Tin Oxide) 등의 전도성 물질을 사용할 수 있다.
본 발명에 따른 절연막은 상기 게이트 전극을 포함한 상기 기판 상단면에 구 비되고, 유기물 또는 무기 절연물을 사용하여 형성되며, 졸-겔 스핀코팅법, 캐스팅법 및 잉크젯법을 이용할 수 있다.
상기 졸-겔 스핀코팅법에는 PVP(polyvinylpyrrolidone), 파릴렌(parylene), 벤조시클로부텐(Benzocyclobutene), 폴리아크릴레이트(Polyacrylate), 폴리비닐알콜(Polyvinylalcohol), 폴리비닐페놀(Polyvinylphenol) 등의 유기물 또는 Al2O3, Ta2O5, La2O5, Y2O3, TiO2, SiO2, SiNx, AlON 등의 고유전성의 절연체 계열 및 이에 한정되지 않는 하나의 무기 절연체를 이용할 수 있다.
상기 캐스팅법 또는 잉크젯법에는 폴리에틸렌테레프탈레이트, 폴리술폰, 폴리메틸메타아크릴레이트(Polymethylmethacrylate: PMMA), 폴리카보네이트 및 폴리이미드 등의 유기물 이용할 수 있다.
여기서, 상기 무기 절연물은 낮은 유전상수와 높은 유전강도 즉, 무기절연물의 유전상수는 9.8 내지 45.2, 유기물의 유전상수는 1.2 내지 5.2를 나타내며, 유기물은 가시광선 영역에 90% 이상의 투과율을 갖는다.
본 발명에 따른 무기 채널층은 상기 절연막 상단면에 구비되고, 스퍼터링법, EB증착법, 금속유기 화학기상증착법, 분자빔성장법(MBE, Molecular Beam Epitaxy), 원자층 증착방법, 진공 증착법 및 스핀코팅법을 이용하여 형성된다.
상기 스퍼터링법, EB증착법, 금속유기 화학기상증착법, 분자빔성장법(MBE, Molecular Beam Epitaxy) 및 원자층 증착방법에는 K, Li, Na, Mg, La, Ce, Ca, Sr, Ba, Sn, Zr, Cd, Zn, S, Se 또는 Te 등을 이용할 수 있으며, 무기 채널층은 안정성 을 향상시키기 위하여 상기 원소가 포함되는 2성분계 또는 3성분계 합금으로 형성될 수 있다.
상기 진공 증착법에는 펜타센, Alq3(3중 알루미늄) 등의 저분자유기반도체를 이용하는 것이 바람직하며, 상기 스핀코팅법에는 폴리티오펜, 폴리파라페닐렌비닐렌(Poly p-phenylenevinylene: PPV)등의 고분자유기반도체를 이용하는 것이 바람직하다.
여기서 상기 무기 채널층은 발광중심을 형성하는 도펀트로서 망간(Mn), 희토류원소, 툴륨(Tm), 테르븀(Tb), 프라세오디뮴(Pr) 또는 사마륨(Sm) 중 하나 이상의 원소를 첨가할 수 있다.
이때, 무기 채널층은 상온 상태일 때 전하운반자의 이동도(μ)가 10 cm2/Vs 이상이고, 스위칭 비(I on / I off ratio)가 106 이상이며, 누설 전류밀도는 10-9 A/cm2 이하가 바람직하다.
이러한, 절연막과 무기 채널층은 증착 또는 적층을 통해 서로 접촉하며 형성된다.
본 발명에 따른 금속전극은 상기 무기 채널층 상단면에 형성되고, 열증착 또는 전자빔 증착방법을 이용하며, 구성물질로는 Pt, Au, Ag, Ni, Cr 및 전도성 금속이 하나 이상 포함되어 형성된다.
상기 금속 전극은 상기 무기 채널층 상단면 일측에 금속전극의 소스영역이 형성되고, 상기 금속전극의 소스영역에 대향되는 타측에 금속전극의 드레인 영역이 형성된다.
본 발명에 따른 무기 절연보호막은 상기 금속전극이 포함되는 무기 채널층 상단면 및 측면에 형성되고, 원자층 증착방법, 스퍼터링법 또는 화학적기상증착법이 이용될 수 있으며, 구성물질로는 규소산화물(SiO2), 알루미늄산화물(Al2O3) 등이 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
도 1은 본 발명에 따른 유기-무기 혼성 전계효과 트랜지스터의 기판 및 게이트 전극을 나타내는 단면도, 도 2는 본 발명에 따른 유기-무기 혼성 전계효과 트랜지스터의 절연막을 나타내는 단면도, 도 3은 본 발명에 따른 유기-무기 혼성 전계효과 트랜지스터의 무기 채널층 나타내는 단면도, 도 4는 본 발명에 따른 유기-무기 혼성 전계효과 트랜지스터의 금속전극을 나타내는 단면도, 도 5는 본 발명에 따른 유기-무기 혼성 전계효과 트랜지스터를 나타내는 단면도로서 함께 설명한다.
도 1 내지 도 5에 도시된 바와 같이, 본 발명에 따른 유기-무기 혼성 전계효과 트랜지스터의 제조방법은 기판(4) 상단면 일측에 게이트 전극(6)이 형성되는 단계; 상기 게이트 전극(6)이 포함되는 상기 기판(4) 상단면에 절연막(8)이 형성되는 단계; 상기 절연막(8) 상단면에 저온 원자층 증착방법을 사용하여 무기 채널층(10)이 형성되는 단계; 상기 무기 채널층(10) 상단면 양측에 금속전극 소스(12)와 금속 전극 드레인(12´)이 형성되는 단계; 및 상기 절연막(8) 상단면, 무기 채널층(10)의 상단면과 측면 및 금속전극(12, 12´)의 상단면과 측면에 산화물 보호막(14)이 형성되는 단계로 구성되어 있다.
여기서 상기 유기-무기 혼성 전계효과 트랜지스터(2)의 제조방법은 디스플레이 구동소자로 사용되는 트랜지스터(2)를 제조하는 방법으로서, 특정적으로는 폴리아미드기판(4) 상단면에 무기 또는 유기 절연막(8)을 구비하고, 무기반도체를 채널소재로 사용하는 휨성 디스플레이용 트랜지스터를 제조한다.
도 1에 도시된 바와 같이, 상기 기판(4)은 트랜지스터(2)의 하단부에 형성되어 트랜지스터(2)를 구성하는 소자들을 구비하기 위한 것으로서, 폴리이미드(Polyimide: PI)를 사용하여 기판(4)을 형성한다.
이때, 상기 기판(4) 상단면에 구비되는 무기 또는 유기물 절연막(8)은 ZnO 게이트 전극(6)을 졸-겔 스핀코팅 등의 화학용액증착 또는 스퍼터링법 등을 활용한 물리적 증착방법으로 형성된다.
상기 화학용액증착법은 유기금속 화합물 전구체, 용매, 안정화제 및 그 밖의 첨가제를 혼합 및 교반하여 합성된 금속 알콕사이드 졸을 스핀코터에 주입하고, 상기 스핀코터는 20 내지 35초 동안 2000 내지 3500rpm로 회전하면서 기판(4)에 스핀코팅하여 박막을 증착시킨다. 그 다음, 상기 기판(4)을 3분 내지 10분 동안 200 내지 300℃로 열처리하고, 1시간 내지 1.5시간동안 300 내지 400℃로 후기 열처리하면 박막이 형성된다.
상기 스퍼터링 방법은 대상금속 타겟과 기판(4)을 스퍼터 챔버에 장착하고, 초기압력은 3×10-6 내지 10×0-6Torr, 작동압력은 5 내지 10mTorr 및 펄스 주파수는 10 내지 50kHz로 유지하며, 1 내지 3시간동안 기판이 200 내지 350℃의 열처리과정을 거친 후 박막이 형성된다.
특정 양태로서, 본 발명에 따른 ZnO 게이트 전극(6)은 평판형태로 기판(4) 상단면의 일측에 형성되고, 바이어스 전압을 가하여 채널 내에 전기장을 발생시킴으로써 드레인-소스 사이의 전류를 제어하는 기능을 갖는다.
본 발명에 따른 절연막(8)은 도 2에 도시된 바와 같이, 상기 게이트 전극(6) 상단에 구비되고, 졸-겔 스핀코팅 또는 전자빔 방법을 사용하여 PPV 또는 펠린렌 등의 유기 절연물로 형성된다.
상기 PPV(Poly[2-methoxy5-(2'ethylhexyl-oxy)1,4-phenylene vinylene])은 클로로포름 등의 용매에 용해시켜서 대상기판위에 20 내지 35초 동안 2000 내지 3500rpm으로 스핀코팅하여 증착되며, 파릴렌은 1차 가열로에 고형의 파릴렌 다이머를 투입하여 증기화하고, 2차 가열로를 사용하여 모노머로 분해시킨 후, 이들 가스가 대상기판이 있는 진공챔버로 이동되고 기판(4)에 응축되어 증착된다.
특정 양태로서, 본 발명에 따른 절연막(8)은 기판(4)과 거의 동일한 너비의 평판형 모양을 갖고, ZnO 게이트 전극(6)의 상단면 및 옆면이 둘러싸여지도록 구비된다.
다음으로, 도 3에 도시된 바와 같이, 상기 절연막(8) 상단면 일측에 구비되는 무기 채널층(10)은 저온에서 원자층 증착방법을 사용하여 ZnS, ZnSe, ZnTe 등으 로 형성되고, 절연막(8)보다 작은 너비의 평판형 모양을 갖는다. 여기서 저온이란 본 발명에서 사용하고자 하는 플라스틱 기판이 증착 공정 중에 열화되지 않는 최대온도를 의미하며, 종래의 증착공정에서는 400℃ 이상의 높은 온도를 요구했지만, 본 발명의 원자층 증착 방법을 이용할 경우 최대 350℃ 이하의 저온에서 무기 채널층(10)의 증착이 가능하다.
이에, 상기 무기 채널층(10)의 박막성형 방법을 설명하면 다음과 같다.
먼저, 각각의 금속원소를 포함한 ZnCl2, H2Se등의 유기금속 화합물 전구체 및 아르곤 등과 같은 운반기체를 함께 혼입하여 챔버내로 주입한다. 그 결과 유기금속 화합물 전구체 반응물이 표면에 흡착된다.
그 다음, 챔버의 가스 밸브를 열고 아르곤 등의 불활성기체를 주입하여 유기금속 화합물 전구체 반응물 중 표면에 흡착되지 않은 분자들을 모두 제거한다.
그 다음, 챔버의 가스 밸브를 열고 H2S 또는 H2O 등의 기체를 주입한다. 이때 H2S 또는 H2O 등의 기체가 기판에 흡착되어 있는 유기금속 화합물 전구체반응물과 표면반응하여 목적하는 금속산화물박막이 성장되어 휘발성부산물이 생성된다.
그 다음, 챔버의 가스 밸브를 열고 질소 등의 불활성기체를 주입하여 H2S 또는 H2O 등의 기체와 유기금속 화합물전구체간의 휘발성반응 생성물을 제거한다.
마지막으로, 상술한 일련의 공정을 수회 반복 실시하여 무기 채널층(10)을 얻을 수 있다.
계속해서, 도 4에 도시된 바와 같이, 상기 무기 채널층(10) 상단면 일측에 금속전극의 소스(12)영역이 형성되고, 상기 금속전극의 소스(12)영역에 대향되는 타측에 금속전극의 드레인(12´)영역이 형성되며 열증착 또는 전자빔 증착방법을 사용하여 Pt, Au, Ag 등으로 형성된다. 이때, 금속전극의 박막형성온도는 200℃ 이하로 한다.
마지막으로 도 5에 도시된 바와 같이, 무기 절연보호막(14)은 절연막(8) 상단부와 비슷한 크기로 구비되고, 상기 절연막(8) 상단에 형성된 무기 채널층(10)의 측면과 상단면 및 금속전극(12, 12´)의 측면과 상단면을 둘러싸는 형태로 형성되며, 원자층 증착방법을 사용하여 규소산화물(SiO2), 알루미늄산화물(Al2O3)로 구성된다.
이에, 상기 무기 절연보호막(14)의 박막성형방법을 설명하면 다음과 같다.
무기 절연보호막(14)의 박막성형은 상기 무기 채널층(10)의 증착 공정과 유사하며, Al(CH3), Al(OC2H5)3, 또는 SiCl4의 각각의 금속원소를 함유한 유기금속 화합물 전구체 및 아르곤등과 같은 운반기체를 함께 혼입하여 챔버내로 주입하여 반응물을 표면에 흡착시킨다.
그 다음, 챔버의 가스 밸브를 열고 질소 등의 불활성기체를 주입하여 표면에 흡착되지 않은 분자들은 모두 제거한다.
그 다음, 챔버의 가스 밸브를 열고 H2O 등의 기체를 주입하여 금속산화물박막과 휘발성부산물을 생성시킨다.
그 다음, 챔버의 가스 밸브를 열고 질소 등의 불활성기체를 주입하여 휘발성반응 생성물을 제거한다.
마지막으로, 상술한 일련의 공정을 수회 반복하여 실시하여 무기 절연막보호막(14)을 얻는다.
이상 본 발명을 첨부도면에 도시된 실시 예들을 참조하여 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 당업자가 용이하게 생각해 낼 수 있는 범위 내에서 여러 가지 변형이 가능함은 물론이다. 따라서, 본 발명의 한계는 다음의 특허청구범위에 의해서만 한정되어야 한다.
본 발명에 따른 유기-무기 혼성 전계효과 트랜지스터는 종래의 유기 전계효과 트랜지스터와 비교하여 높은 이동도를 갖는 무기 채널층이 형성되어 소자 동작속도가 크게 향상되고, 소자 동작 전압을 줄일 수 있다. 또한, 저온 원자층 증착공정을 사용하여 플라스틱기판의 손상 없이 휨성 트랜지스터를 제작할 수 있고, 공정이 단순화되는 효과가 있다.

Claims (13)

  1. 기판 상단에 게이트 전극, 절연막, 채널층, 금속전극 소스 및 금속전극 드레인을 구비하는 전계효과 트랜지스터의 제조방법에 있어서,
    상기 게이트 전극이 포함되는 상기 기판 상단면에 절연막이 형성되는 단계; 상기 절연막 상단면에 저온 원자층 증착방법을 사용하여 무기 채널층이 형성되는 단계; 상기 무기 채널층 상단면 양측에 금속전극 소스와 금속전극 드레인이 형성되는 단계; 및 상기 절연막 상단면, 무기 채널층의 상단면과 측면 및 금속전극의 상단면과 측면에 무기 절연보호막이 형성되는 단계를 포함하는 것을 특징으로 하는 유기-무기 혼성 전계효과 트랜지스터의 제조방법.
  2. 제 1항에 있어서,
    상기 기판은 유리기판과 폴리카보네이트, 폴리에틸렌나프탈레이트, 폴리노르보넨, 폴리아크릴레이트, 폴리비닐알콜, 폴리이미드, 폴리에틸렌테레프탈레이트 및 폴리에테르설폰 등의 투명 폴리머 중 어느 하나의 재질로 형성되는 것을 특징으로 하는 유기-무기 혼성 전계효과 트랜지스터의 제조방법.
  3. 제 1항에 있어서,
    상기 기판 상단면에 화학용액증착법, 물리적 증착법 또는 금속유기 화학기상증착방법을 이용하여 전도물질로 게이트 전극을 형성하는 것을 특징으로 하는 유기-무기 혼성 전계효과 트랜지스터의 제조방법.
  4. 제 1항에 있어서,
    상기 절연막이 폴리비닐, 파릴렌, 벤조시클로부텐, 폴리아크릴레이트, 폴리비닐알콜, 폴리비닐페놀과 폴리에틸렌테레프탈레이트, 폴리술폰, 폴리메틸메타아크릴레이트, 폴리카보네이트 또는 폴리이미드 등의 유기물로 형성되는 것을 특징으로 하는 유기-무기 혼성 전계효과 트랜지스터의 제조방법.
  5. 제 1항에 있어서,
    상기 절연막이 Al2O3, Ta2O5, La2O5, Y2O3, TiO2, SiO2, SiNx, AlON의 고유전성의 무기 절연물로 형성된 것을 특징으로 하는 유기-무기 혼성 전계효과 트랜지스터의 제조방법.
  6. 제 4항에 있어서,
    상기 유기물의 유전상수는 1.2 내지 5.2를 나타내는 것을 특징으로 하는 유기-무기 혼성 전계효과 트랜지스터의 제조방법.
  7. 제 1항에 있어서,
    상기 무기 채널층은 스퍼터링방법, EB증착법, 금속유기 화학기상증착법, 분 자빔성장법 또는 원자층 증착방법이 사용되어 형성되는 것을 특징으로 하는 유기-무기 혼성 전계효과 트랜지스터의 제조방법.
  8. 제 7항에 있어서,
    상기 채널층이 발광중심을 형성하는 도펀트로서 Mn, 희토류원소, 또는 Tm, Tb, Pr, Sm 중 하나 이상의 원소를 첨가하여 형성된 것을 특징으로 하는 유기-무기 혼성 전계효과 트랜지스터의 제조방법.
  9. 삭제
  10. 제 1항, 제 4항, 제 5항 및 제 7항 중 어느 한 항에 있어서,
    상기 절연막과 무기 채널층이 증착 또는 적층을 통해 서로 접촉하는 것을 특징으로 하는 유기-무기 혼성 전계효과 트랜지스터의 제조방법.
  11. 제 1항에 있어서,
    상기 금속전극은 Pt, Au, Ag, Ni, Cr으로 형성되는 것을 특징으로 하는 유기-무기 혼성 전계효과 트랜지스터의 제조방법.
  12. 제 1항에 있어서,
    상기 무기 절연보호막이 원자층 증착방법을 이용하여 형성된 것을 특징으로 하는 유기-무기 혼성 전계효과 트랜지스터의 제조방법.
  13. 제 5항에 있어서,
    상기 무기 절연물의 유전상수는 9.8 내지 45.2를 나타내는 것을 특징으로 하는 유기-무기 혼성 전계효과 트랜지스터의 제조방법.
KR1020050089364A 2005-09-26 2005-09-26 유기-무기 혼성 전계효과 트랜지스터의 제조방법 KR100684926B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050089364A KR100684926B1 (ko) 2005-09-26 2005-09-26 유기-무기 혼성 전계효과 트랜지스터의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050089364A KR100684926B1 (ko) 2005-09-26 2005-09-26 유기-무기 혼성 전계효과 트랜지스터의 제조방법

Publications (1)

Publication Number Publication Date
KR100684926B1 true KR100684926B1 (ko) 2007-02-20

Family

ID=38104142

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050089364A KR100684926B1 (ko) 2005-09-26 2005-09-26 유기-무기 혼성 전계효과 트랜지스터의 제조방법

Country Status (1)

Country Link
KR (1) KR100684926B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101345378B1 (ko) 2007-05-17 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000062567A (ko) * 1999-03-03 2000-10-25 포만 제프리 엘 전계 효과 트랜지스터
KR20050040987A (ko) * 2003-10-29 2005-05-04 한국전자통신연구원 유기물과 무기물 반도체층을 포함하는 전계 효과트랜지스터 및 그 반도체층 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000062567A (ko) * 1999-03-03 2000-10-25 포만 제프리 엘 전계 효과 트랜지스터
KR20050040987A (ko) * 2003-10-29 2005-05-04 한국전자통신연구원 유기물과 무기물 반도체층을 포함하는 전계 효과트랜지스터 및 그 반도체층 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101345378B1 (ko) 2007-05-17 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법

Similar Documents

Publication Publication Date Title
US20100140599A1 (en) Semiconductor device, method for manufacturing semiconductor device, and display
EP3249694B1 (en) Field effect transistor using oxide semiconductor and display apparatus therewith
US7994579B2 (en) Thin film field-effect transistor and display using the same
KR100939688B1 (ko) 전계 발광 소자 및 그 제조 방법
CN102280467B (zh) 有机发光显示器及其制造方法
KR100508990B1 (ko) 보호막 형성 방법
CN110767745A (zh) 复合金属氧化物半导体及薄膜晶体管与应用
EP0947123A1 (en) Electroluminescent devices with electrode protection
CN100508678C (zh) 显示装置的制造方法
KR100684926B1 (ko) 유기-무기 혼성 전계효과 트랜지스터의 제조방법
KR20200069511A (ko) 용액 공정 기반의 다층 채널 구조 izo 저항 변화형 메모리 및 그 제작 방법
KR100858930B1 (ko) 유기박막 트랜지스터의 제조방법 및 그 방법에 의하여제조된 유기박막 트랜지스터
CN111969067A (zh) 一种氧化铟薄膜晶体管及其制备方法
CN108539028A (zh) 一种量子点发光二极管器件及其制备方法
JPWO2005006449A1 (ja) 有機薄膜トランジスタとその製造方法、及びそれを用いたアクティブマトリクス型のディスプレイと無線識別タグ
KR100674575B1 (ko) 유기-무기 혼성 전계효과 트랜지스터 및 그 제조 방법
JP5553868B2 (ja) 酸化物半導体を用いた表示装置及びその製造方法
KR20120118171A (ko) 마그네슘 산화물 패시배이션 층을 갖는 전자 장치 및 그 제조 방법
JP2003086805A (ja) 薄膜トランジスタ、電気絶縁膜及びそれらの製造方法
US20230320115A1 (en) Process for the halogen treatment of metal oxide layers
KR101139185B1 (ko) 산화물 반도체 박막의 형성 방법, 산화물 반도체 트렌지스터, 및 산화물 반도체 트렌지스터의 형성 방법
KR102231372B1 (ko) 산화물 반도체 박막 트랜지스터 및 이의 제조방법
CN108899419B (zh) 一种有机无机复合pin二极管及其制备方法
EP2796589A1 (en) Method of forming nanocrystals
KR101303382B1 (ko) 박막봉지를 이용한 유기전계발광표시소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120213

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee