KR100675937B1 - Method for fabricating array substrate of TFT-LCD - Google Patents
Method for fabricating array substrate of TFT-LCD Download PDFInfo
- Publication number
- KR100675937B1 KR100675937B1 KR1020040075436A KR20040075436A KR100675937B1 KR 100675937 B1 KR100675937 B1 KR 100675937B1 KR 1020040075436 A KR1020040075436 A KR 1020040075436A KR 20040075436 A KR20040075436 A KR 20040075436A KR 100675937 B1 KR100675937 B1 KR 100675937B1
- Authority
- KR
- South Korea
- Prior art keywords
- source
- forming
- gas
- drain metal
- amorphous silicon
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 title claims abstract description 24
- 239000010408 film Substances 0.000 claims abstract description 84
- 239000002184 metal Substances 0.000 claims abstract description 34
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 33
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 14
- 239000010409 thin film Substances 0.000 claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 239000004973 liquid crystal related substance Substances 0.000 claims abstract description 12
- 238000001312 dry etching Methods 0.000 claims abstract description 9
- 238000001039 wet etching Methods 0.000 claims abstract description 4
- 238000005530 etching Methods 0.000 claims description 23
- 238000009616 inductively coupled plasma Methods 0.000 claims description 13
- 238000001020 plasma etching Methods 0.000 claims description 9
- 238000002161 passivation Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000011521 glass Substances 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 3
- 239000007789 gas Substances 0.000 description 27
- 230000000694 effects Effects 0.000 description 3
- 238000004380 ashing Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
- G02F1/136295—Materials; Compositions; Manufacture processes
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Nonlinear Science (AREA)
- Manufacturing & Machinery (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 공정 단순화를 이룰 수 있는 박막트랜지스터 액정표시장치의 어레이 기판 제조방법을 개시하며, 개시된 본 발명의 방법은, 게이트절연막 상에 채널층용 비정질실리콘막과 오믹콘택층용 도핑된 비정질실리콘막 및 Mo/Al/Mo의 소오스/드레인용 금속막을 차례로 형성하는 단계와, 상기 Mo/Al/Mo의 소오스/드레인용 금속막 상에 소오소/드레인전극 형성 영역을 포함한 데이터라인 형성 영역을 덮으면서 채널 예정 영역 상의 두께가 그 이외 부분 보다 상대적으로 얇은 포토레지스트를 형성하는 단계와, 상기 포토레지스트를 이용해서 Mo/Al/Mo의 소오스/드레인용 금속막과 도핑된 비정질실리콘막을 습식식각하여 데이터라인과 액티브라인을 형성하는 단계와, 상기 채널 예정 영역 상의 포토레지스트 부분을 에슁하여 제거하는 단계와, 상기 채널 예정 영역 상의 노출된 Mo/Al/Mo의 소오스/드레인용 금속막 부분과 도핑된 비정질실리콘막 부분을 Cl2 가스를 이용한 1회의 건식식각으로 연속 식각하여 소오스/드레인전극과 오믹콘택층 및 채널 영역을 형성함과 아울러 박막트랜지스터를 구성하는 단계를 포함하는 것을 특징으로 한다. The present invention discloses a method for manufacturing an array substrate of a thin film transistor liquid crystal display device capable of simplifying the process, and the disclosed method of the present invention provides an amorphous silicon film for a channel layer, a doped amorphous silicon film for an ohmic contact layer, and a Mo on a gate insulating film. Sequentially forming a source / drain metal film of / Al / Mo, and covering a data line forming area including a source / drain electrode forming area on the Mo / Al / Mo source / drain metal film Forming a photoresist having a thickness relatively thinner than the other portions, and wet etching the Mo / Al / Mo source / drain metal film and the doped amorphous silicon film by using the photoresist. Forming a line, removing and removing a portion of the photoresist on the channel predetermined region, and The exposed Mo / Al / Mo source / drain metal film portion and the doped amorphous silicon film portion of the reverse phase are continuously etched by one dry etching using Cl 2 gas to form a source / drain electrode, an ohmic contact layer, and a channel region. Forming and forming a thin film transistor is characterized in that it comprises a.
Description
도 1 내지 도 6은 본 발명에 따른 박막트랜지스터 액정표시장치의 어레이 기판 제조방법을 설명하기 위한 공정 단면도.1 to 6 are cross-sectional views illustrating a method of manufacturing an array substrate of a thin film transistor liquid crystal display device according to the present invention.
*도면의 주요부분에 대한 부호의 설명** Explanation of symbols for main parts of drawings *
10 : 유리기판 11 : 게이트전극10
12 : 게이트절연막 13 : 비정질실리콘막12 gate
13a : 채널층 14 : 도핑된 비정질실리콘막13a:
14a : 오믹콘택층 15 : 소오스/드레인용 금속막14a: ohmic contact layer 15: metal film for source / drain
16a/16b : 소오스/드레인전극 17 : 포토레지스트16a / 16b: source / drain electrode 17: photoresist
20 : 박막트랜지스터 21 : 보호막20: thin film transistor 21: protective film
22 : 화소전극22: pixel electrode
본 발명은 박막트랜지스터 액정표시장치의 제조방법에 관한 것으로, 보다 상세하게는, 공정 단순화를 이룰 수 있는 어레이 기판 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a thin film transistor liquid crystal display device, and more particularly, to an array substrate manufacturing method capable of simplifying the process.
액정표시장치는 경박단소하고 저전압구동 및 저전력소모라는 장점을 바탕으로 CRT(Cathode Ray Tube)를 대신하여 개발되어져 왔다. 특히, 박막트랜지스터 액정표시장치(Thim Film Transistor - Liquid Crystal Display, 이하 TFT-LCD)는 CRT에 필적할 만한 고화질화, 대형화 및 컬러화 등을 실현하였기 때문에 최근에는 노트북 PC및 모니터 시장은 물론 여러분야에서 다양하게 사용되고 있다. Liquid crystal displays have been developed in place of the CRT (Cathode Ray Tube) based on the advantages of low weight, low voltage driving and low power consumption. In particular, since TIM Film Transistor-Liquid Crystal Display (TFFT-LCD) has realized high quality, large size and colorization comparable to CRT, it has recently diversified not only in the notebook PC and monitor market but also in all of you. Is being used.
이러한 TFT-LCD는 통상 TFT 및 화소전극이 구비된 어레이 기판과 컬러필터 및 상대전극이 구비된 컬러필터 기판이 액정층의 개재하에 합착된 구조를 갖는다.Such a TFT-LCD generally has a structure in which an array substrate provided with a TFT and a pixel electrode, and a color filter substrate provided with a color filter and a counter electrode are bonded under the liquid crystal layer.
한편, 상기 TFT를 형성함에 있어서, 기존에는 7-마스크 공정을 이용한 에치스탑퍼(etch stopper) 구조로 TFT를 형성하였으나, 최근에는 공정 기술의 개발을 통해 5-마스크 공정 또는 4-마스크 공정을 이용한 BCE(Back Channel Etch) 구조로 TFT를 형성하고 있다. Meanwhile, in forming the TFT, conventionally, the TFT is formed using an etch stopper structure using a 7-mask process, but recently, through the development of process technology, a 5-mask process or a 4-mask process is used. TFTs are formed with a BCE (Back Channel Etch) structure.
여기서, 상기 4-마스크 공정을 이용한 BCE 구조의 TFT의 형성시, 데이터라인을 형성하기 위한 소오스/드레인용 금속막(Mo/Al/Mo)의 식각은 통상 습식식각으로 진행하는 반면, 채널 영역 상의 소오스/드레인용 금속막(Mo/Al/Mo)의 식각과 오믹콘택층용 도핑된 비정질실리콘(이하, n+ a-Si)막의 식각은 동일 마스크를 이용해서 건식식각으로 진행하고 있다. Here, during the formation of the TFT of the BCE structure using the 4-mask process, the etching of the source / drain metal film (Mo / Al / Mo) for forming the data line usually proceeds by wet etching, while on the channel region The etching of the source / drain metal film (Mo / Al / Mo) and the doped amorphous silicon (hereinafter, n + a-Si) film for the ohmic contact layer are performed by dry etching using the same mask.
이때, 채널 영역 상의 소오스/드레인용 금속막(Mo/Al/Mo)의 건식식각시, Mo막의 식각 가스로는 주로 SF6 베이스 가스 또는 Cl2/O2 가스를 사용하고 있으며, Al막의 식각 가스로는 주로 Cl2 또는 BCl3/Cl2 가스를 사용하고 있다. 그리고, 오믹콘택층용 n+ a-Si막의 식각 가스로는 Cl2 가스를 주로 사용하고 있다.At this time, during dry etching of the source / drain metal film (Mo / Al / Mo) on the channel region, SF 6 base gas or Cl 2 / O 2 gas is mainly used as an etching gas of the Mo film, and an etching gas of the Al film is used. Mainly Cl 2 or BCl 3 / Cl 2 gas is used. In addition, Cl 2 gas is mainly used as an etching gas of the n + a-Si film for an ohmic contact layer.
그런데, 상기한 바와 같이 종래에는 Mo막의 식각시와 Al막의 식각시 서로 다른 식각 가스를 사용하기 때문에 Mo/Al/Mo 등의 다층(multi-layer)을 식각하기 위해서는 층별 식각 가스를 서로 다르게 하여 다단계(multi-step) 식각을 진행해야만 한다. 이로인해, 종래 기술에 따라 BCE 구조의 TFT를 형성하는 경우, Mo/Al/Mo의 소오스/드레인용 금속막과 오믹콘택층용 n+ a-Si막의 식각시 공정이 복잡한 문제점이 있으며, 아울러, 공정 시간 또한 길어지는 문제점이 있다. However, as described above, in order to etch a multi-layer such as Mo / Al / Mo, different layers of etching gases are used to etch Mo / Al / Mo. (multi-step) etch must proceed. As a result, when forming a TFT having a BCE structure according to the prior art, there is a complicated problem in etching the Mo / Al / Mo source / drain metal film and the n + a-Si film for the ohmic contact layer. It also has a long problem.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 공정 단순화를 이룰 수 있는 TFT-LCD의 어레이 기판 제조방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for manufacturing an array substrate of a TFT-LCD, which can be achieved by simplifying the above-described problems.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 게이트전극을 포함한 게이트라인이 형성되고, 상기 게이트전극 및 게이트라인을 덮도록 전면 상에 게이트절연막이 형성된 유리기판을 제공하는 단계; 상기 게이트절연막 상에 채널층용 a-Si막과 오믹콘택층용 n+ a-Si막 및 Mo/Al/Mo의 소오스/드레인용 금속막을 차례로 형성하는 단계; 상기 Mo/Al/Mo의 소오스/드레인용 금속막 상에 소오소/드레인전극 형성 영역을 포함한 데이터라인 형성 영역을 덮으면서 채널 예정 영역 상의 두께가 그 이외 부분 보다 상대적으로 얇은 포토레지스트를 형성하는 단계; 상기 포토레지스트를 이용해서 Mo/Al/Mo의 소오스/드레인용 금속막과 도핑된 비정질실리콘막을 습식식각하여 데이터라인과 액티브라인을 형성하는 단계; 상기 채널 예정 영역 상의 포토레지스트을 에슁하여 제거하는 단계; 상기 채널 예정 영역 상의 노출된 Mo/Al/Mo의 소오스/드레인용 금속막 부분과 그 아래의 n+ a-Si막 부분을 Cl2 가스를 이용한 1회의 건식식각으로 연속해서 식각하여 소오스/드레인전극과 오믹콘택층 및 채널 영역을 형성함과 아울러 박막트랜지스터를 구성하는 단계; 상기 소오스/드레인 전극과 상기 오믹콘택층 및 상기 채널 영역을 포함하는 상기 기판 상에 보호막을 형성하는 단계; 및 상기 보호막 상의 화소 영역 상에 소오스/드레인전극과 콘택되는 화소전극을 형성하는 단계를 포함하는 TFT-LCD의 어레이 기판 제조방법을 제공한다. In order to achieve the above object, the present invention provides a glass substrate comprising a gate line including a gate electrode, a gate insulating film formed on the front surface to cover the gate electrode and the gate line; Sequentially forming an a-Si film for a channel layer, an n + a-Si film for an ohmic contact layer, and a source / drain metal film of Mo / Al / Mo on the gate insulating film; Forming a photoresist on the Mo / Al / Mo source / drain metal film while covering the data line formation region including the source / drain electrode formation region and having a relatively thin thickness on the channel predetermined region than the other portions; ; Forming a data line and an active line by wet etching a Mo / Al / Mo source / drain metal film and a doped amorphous silicon film using the photoresist; Etching off the photoresist on the channel predetermined region; The exposed Mo / Al / Mo source / drain metal film portion and the n + a-Si film portion below the channel predetermined region are sequentially etched by one dry etching using Cl 2 gas, Forming an ohmic contact layer and a channel region and constructing a thin film transistor; Forming a passivation layer on the substrate including the source / drain electrode, the ohmic contact layer, and the channel region; And forming a pixel electrode in contact with a source / drain electrode on the pixel region on the passivation layer.
여기서, 상기 Mo/Al/Mo의 소오스/드레인용 금속막과 도핑된 비정질실리콘막의 식각은 상기 Cl2 가스에 BCl3 가스를 첨가하여 수행한다. Here, the etching of the Mo / Al / Mo source / drain metal film and the doped amorphous silicon film is performed by adding BCl 3 gas to the Cl 2 gas.
이때, 상기 BCl3 가스와 Cl2 가스의 조성비는 예컨데 0∼20wt% 및 80∼100 wt% 정도로 한다. At this time, the composition ratio of the BCl 3 gas and Cl 2 gas is 0 to 20wt% and 80 to 100wt%, for example.
또한, 상기 BCl3 및 Cl2 가스를 이용한 Mo/Al/Mo의 소오스/드레인용 금속막과 도핑된 비정질실리콘막의 식각은 RIE(Reactive Ion Etch) 또는 ICP(Inductively Coupled Plasma) 방식으로 수행한다. In addition, the etching of the doped amorphous silicon film and the Mo / Al / Mo source / drain metal film using the BCl 3 and Cl 2 gas is performed by a reactive ion etching (RIE) or inductively coupled plasma (ICP) method.
상기 RIE 방식의 경우에는 단위 면적당 파워를 0.25∼3.0W/㎠, 그리고, 압력을 10∼200 mTorr로 하여, 바람직하게는 단위 면적당 파워를 0.5∼1.5W/㎠, 그리고, 압력을 40∼100mTorr로 하여 수행하고, 상기 ICP 방식의 경우에는 단위 면적당 ICP 파워와 바이어스 파워를 각각 0.25∼3.0W/㎠, 그리고, 압력을 1∼100mTorr로 하여, 바람직하게는 단위 면적당 ICP 파워와 바이어스 파워를 각각 0.5∼1.5W/㎠, 그리고, 압력을 1∼30mTorr로 하여 수행한다. In the case of the RIE method, the power per unit area is 0.25 to 3.0 W / cm 2, and the pressure is 10 to 200 mTorr. Preferably, the power per unit area is 0.5 to 1.5 W / cm 2, and the pressure is 40 to 100 mTorr. In the case of the ICP method, the ICP power and the bias power per unit area are 0.25 to 3.0 W / cm 2, and the pressure is 1 to 100 mTorr, respectively. 1.5W / cm <2> and a pressure of 1-30 mTorr are performed.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 도 6은 본 발명의 실시예에 따른 TFT-LCD의 어레이 기판 제조방법을 설명하기 위한 공정 단면도이다.1 through 6 are cross-sectional views illustrating a method of manufacturing an array substrate of a TFT-LCD according to an embodiment of the present invention.
도 1을 참조하면, 투명성절연기판, 예컨데, 유리기판(10) 상에 게이트용 금속막을 증착한 후, 이를 패터닝하여 게이트전극(11)을 포함한 게이트라인(도시안됨)을 형성한다. 그런다음, 상기 게이트전극(11)을 덮도록 기판 전면 상에 게이트절연막(12)을 형성한다. Referring to FIG. 1, a gate metal film is deposited on a transparent insulating substrate, for example, a
다음으로, 상기 게이트절연막(12) 상에 채널층용 a-Si막(13)과 오믹콘택층용 n+ a-Si막(14)을 차례로 형성한 후, 상기 n+ a-Si막(14) 상에 Mo/Al/Mo의 적층막으로 이루어진 소오스/드레인용 금속막(15)을 형성한다. 여기서, 도면부호 15a는 Mo막을, 그리고, 15b는 Al막을 각각 나타낸다. Next, the channel layer a-Si
계속해서, 상기 Mo/Al/Mo의 소오스/드레인용 금속막(15) 상에 포토리소그라피 공정에 따라 소오소/드레인전극 형성 영역을 포함한 데이터라인 형성 영역을 덮으면서 채널 예정 영역 상의 두께가 그 이외 부분 보다 상대적으로 얇은 포토레지스트(17)를 형성한다. Subsequently, on the Mo / Al / Mo source /
도 2 및 도 3을 참조하면, 상기 포토레지스트(17)를 식각 마스크로 이용해서 Mo/Al/Mo의 소오스/드레인용 금속막(15)을 습식식각하고, 이를통해, 게이트라인과 수직하는 데이터라인(도시안됨)을 형성한다. 연속해서, 상기 소오스/드레인용 금속막(15)이 식각되어 노출된 n+ a-Si막 부분 및 그 아래의 a-Si막 부분을 습식식각하여 액티브라인을 형성한다. 2 and 3, the
도 4를 참조하면, 채널 예정 영역 상의 포토레지스트 부분을 에슁(ashing) 공정으로 제거하고, 이를 통해, 상기 채널 예정 영역 상의 Mo/Al/Mo의 소오스/드레인용 금속막 부분을 노출시킨다. Referring to FIG. 4, the photoresist portion on the channel predetermined region is removed by an ashing process, thereby exposing the source / drain metal film portion of Mo / Al / Mo on the channel predetermined region.
도 5를 참조하면, 노출된 Mo/Al/Mo의 소오스/드레인용 금속막 부분과 그 아래의 n+ a-Si막 부분을 BCl3/Cl2 가스를 이용한 1회의 건식식각으로 연속해서 식각하고, 이를통해, 소오스/드레인전극(16a, 16b)을 형성함과 아울러 오믹콘택층(14a)과 채널 영역을 형성하여 박막트랜지스터(20)를 구성한다. Referring to FIG. 5, the exposed Mo / Al / Mo source / drain metal film portion and the n + a-Si film portion below are sequentially etched by one dry etching using BCl 3 / Cl 2 gas, Through this, the source /
여기서, BCl3/Cl2 가스를 이용한 Mo/Al/Mo의 소오스/드레인용 금속막(15)과 n+ a-Si막(14)의 연속 식각은 다음과 같은 원리에 입각하여 이루어진다. Here, the continuous etching of the Mo / Al / Mo source /
일반적으로 피식각층에 대한 식각속도는 식각되는 면적과 큰 관계를 가지며, 예컨데, 식각되는 면적이 작을수록 식각속도는 빠르고, 식각되는 면적이 클수록 식각속도가 느리다. 이를 로딩 이펙트(loading effect)라 한다. 또한, 대면적의 Mo막은 Cl2 가스에 거의 식각되지 않는 반면, 미세면적의 Mo막은 로딩 이펙트로 인해 Cl2 가스에도 어느 정도 식각이 된다. In general, the etching rate for the layer to be etched has a large relationship with the area to be etched. For example, the smaller the area to be etched, the faster the etching rate is, and the larger the area to be etched, the slower the etching rate is. This is called a loading effect. In addition, the large-area Mo film is hardly etched by Cl 2 gas, whereas the micro-area Mo film is etched to some extent by Cl 2 gas due to the loading effect.
따라서, 소오스/드레인용 금속막으로서 Mo/Al/Mo를 사용하는 경우, 미세면적인 채널 영역은 로딩 이펙트 현상이 극대화되어 나타나므로, 이러한 채널영역 상의 Mo/Al/Mo의 식각시, 본 발명은 식각 가스를 바꾸지 않고 Cl2 가스만을 이용한 1회의 건식식각으로도 Mo/Al/Mo의 소오스/드레인용 금속막을 식각할 수 있다. 아울러, 상기 Mo/Al/Mo의 적층막 아래의 n+ a-Si막 또한 Cl2 가스로 식각할 수 있는 바, 결국, 본 발명은 Cl2 가스를 이용한 1회의 건식식각만으로 Mo/Al/Mo의 소오스/드레인용 금속막과 n+ a-Si막을 식각할 수 있으며, 그래서, 공정 단순화를 이룰 수 있다. Therefore, when Mo / Al / Mo is used as the source / drain metal film, since the loading effect phenomenon is maximized in the micro-area channel region, when the Mo / Al / Mo on the channel region is etched, the present invention Mo / Al / Mo source / drain metal film can be etched by one dry etching using only Cl 2 gas without changing the etching gas. In addition, the n + a-Si film under the Mo / Al / Mo laminated film can also be etched with Cl 2 gas, after all, the present invention is Mo / Al / Mo of only one dry etching using Cl 2 gas The source / drain metal film and the n + a-Si film can be etched, thus simplifying the process.
이때, 상기 Mo/Al/Mo의 소오스/드레인용 금속막(15)과 n+ a-Si막(14)의 식각은 바람직하게 Cl2 가스에 BCl3 가스를 첨가하여 수행하며, 상기 BCl3 가스와 Cl2 가스의 조성비는, 예컨데, 0∼20wt% 및 80∼100wt% 정도로 한다. 또한, 상기 식각은 RIE(Reactive Ion Etch) 또는 ICP(Inductively Coupled Plasma) 방식으로 수행한다. The etching is preferably performed by the addition of BCl 3 gas to the Cl 2 gas in the source /
여기서, 상기 RIE 방식의 경우에는 단위 면적당 파워를 0.25∼3.0W/㎠, 그리고, 압력을 10∼200mTorr로 하여, 바람직하게는 단위 면적당 파워를 0.5∼1.5W/㎠, 그리고, 압력을 40∼100mTorr로 하여 수행하고, 상기 ICP 방식의 경우에는 단위 면적당 ICP 파워와 바이어스 파워를 각각 0.25∼3.0W/㎠, 그리고, 압력을 1∼100mTorr로 하여, 바람직하게는 단위 면적당 ICP 파워와 바이어스 파워를 각각 0.5∼1.5W/㎠, 그리고, 압력을 1∼30mTorr로 하여 수행한다. In the RIE system, the power per unit area is 0.25 to 3.0 W / cm 2, and the pressure is 10 to 200 mTorr. Preferably, the power per unit area is 0.5 to 1.5 W / cm 2, and the pressure is 40 to 100 mTorr. In the case of the ICP method, the ICP power and the bias power per unit area are 0.25 to 3.0 W / cm 2, and the pressure is 1 to 100 mTorr, respectively. Preferably, the ICP power and the bias power per unit area are 0.5, respectively. -1.5 W / cm <2> and a pressure of 1-30 mTorr are performed.
도 6을 참조하면, 공지의 방법에 따라 식각 마스크로 이용된 포토레지스트를 제거한다. 그런다음, 상기 TFT(20)를 보호하도록 기판 결과물의 전면 상에 보호막(21)을 형성한 후, 비아(Via) 식각을 통해 소오스/드레인전극, 예컨데, 소오스전극(16a)을 노출시키는 비아홀을 형성한다. 이어서, 상기 보호막(21) 상의 화소 영역 부분 상에 노출된 소오스전극(16a)과 콘택되는 화소전극(22)을 형성하고, 이를 통해, 본 발명에 따른 TFT-LCD의 어레이 기판 제조를 완성한다. Referring to FIG. 6, the photoresist used as an etching mask is removed according to a known method. Then, after forming the
이상에서와 같이, 본 발명은 Mo/Al/Mo의 소오스/드레인용 금속막과 오믹콘택층용 n+ a-Si막을 식각 가스의 교체없이 1회의 건식식각으로 식각하므로, 종래 보다 공정 단순화를 이룰 수 있으며, 그에 따라, 공정 시간 및 비용을 절감할 수 있다. As described above, the present invention etch the Mo / Al / Mo source / drain metal film and the ohmic contact layer n + a-Si film by one dry etching without replacing the etching gas, thereby simplifying the process. Therefore, process time and cost can be saved.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040075436A KR100675937B1 (en) | 2004-09-21 | 2004-09-21 | Method for fabricating array substrate of TFT-LCD |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040075436A KR100675937B1 (en) | 2004-09-21 | 2004-09-21 | Method for fabricating array substrate of TFT-LCD |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060026621A KR20060026621A (en) | 2006-03-24 |
| KR100675937B1 true KR100675937B1 (en) | 2007-02-02 |
Family
ID=37137930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040075436A KR100675937B1 (en) | 2004-09-21 | 2004-09-21 | Method for fabricating array substrate of TFT-LCD |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100675937B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101319337B1 (en) | 2007-10-23 | 2013-10-16 | 엘지디스플레이 주식회사 | method for manufacturing a thin film transistor array substrate |
| US11756964B2 (en) | 2020-08-28 | 2023-09-12 | Samsung Display Co., Ltd. | Method for etching insulating layer, method for manufacturing display device using the same, and display device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101316634B1 (en) * | 2006-09-29 | 2013-10-15 | 삼성디스플레이 주식회사 | Method of forming metal line and method of manufacturing a display substrate by using the same |
| KR100864209B1 (en) * | 2007-02-28 | 2008-10-17 | (주)아이씨디 | Method for manufacturing thin film transistor array |
| KR100844374B1 (en) * | 2007-02-28 | 2008-07-07 | (주)아이씨디 | Method for manufacturing thin film transistor array |
| CN102751240B (en) | 2012-05-18 | 2015-03-11 | 京东方科技集团股份有限公司 | Thin film transistor array substrate, manufacturing method thereof, display panel and display device |
-
2004
- 2004-09-21 KR KR1020040075436A patent/KR100675937B1/en active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101319337B1 (en) | 2007-10-23 | 2013-10-16 | 엘지디스플레이 주식회사 | method for manufacturing a thin film transistor array substrate |
| US11756964B2 (en) | 2020-08-28 | 2023-09-12 | Samsung Display Co., Ltd. | Method for etching insulating layer, method for manufacturing display device using the same, and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060026621A (en) | 2006-03-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100598737B1 (en) | Thin film transistor array substrate and fabricating method thereof | |
| KR20100126228A (en) | Tft-lcd array substrate and manufacturing method thereof | |
| JP4475578B2 (en) | Method for manufacturing thin film transistor array substrate | |
| JP2010135384A (en) | Thin film transistor array substrate, manufacturing method thereof, and liquid crystal display device | |
| KR100537020B1 (en) | Manufacturing Method of Liquid Crystal Display Device for IPS Mode Thin Film Transistor | |
| US7075603B2 (en) | Method of fabricating a semi-transmission LCD by plasma processing and washing organic film, and LCD fabricated thereby | |
| KR100675937B1 (en) | Method for fabricating array substrate of TFT-LCD | |
| US7125756B2 (en) | Method for fabricating liquid crystal display device | |
| US6261880B1 (en) | Process for manufacturing thin film transistors | |
| US6890856B2 (en) | Method for eliminating process byproduct during fabrication of liquid crystal display | |
| KR100648221B1 (en) | method for fabricating array substrate of TFT-LCD | |
| KR100683155B1 (en) | Method for fabricating array substrate of TFT-LCD | |
| KR100482471B1 (en) | Method for manufacturing of active matrix liquid crystal display | |
| KR100507283B1 (en) | A method for manufacturing of thin film transistor liquid crystal display | |
| KR20020002655A (en) | Method of manufacturing tft-lcd | |
| KR100613767B1 (en) | method of manufacturing thin film transistor liquid crystal display device | |
| KR100850050B1 (en) | Method for manufacturing array substrate of liquid crystal display | |
| KR20060104146A (en) | Method for manufacturing of poly-si tft array substrate | |
| KR100975466B1 (en) | Method for manufacturing array substrate of liquid crystal display | |
| KR100889536B1 (en) | Liquid Crystal Display Device And method for fabricating Liquid Crystal Display Device by using the same | |
| KR20070004276A (en) | Method of manufacturing array substrate | |
| KR100705615B1 (en) | Method for fabricating tft lcd | |
| US6844901B2 (en) | Liquid crystal display device and method of manufacturing the same | |
| KR100867470B1 (en) | Method for manufacturing array substrate of liquid crystal display | |
| KR20060131255A (en) | Method of fabricating a substrate for display panel |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121207 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20131217 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20141217 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20151228 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20161226 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20180102 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20181224 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20191226 Year of fee payment: 14 |