KR100673402B1 - 소형화된 멀티 칩 모듈 및 그 제조 방법 - Google Patents

소형화된 멀티 칩 모듈 및 그 제조 방법 Download PDF

Info

Publication number
KR100673402B1
KR100673402B1 KR1020060002516A KR20060002516A KR100673402B1 KR 100673402 B1 KR100673402 B1 KR 100673402B1 KR 1020060002516 A KR1020060002516 A KR 1020060002516A KR 20060002516 A KR20060002516 A KR 20060002516A KR 100673402 B1 KR100673402 B1 KR 100673402B1
Authority
KR
South Korea
Prior art keywords
substrate
chip
integrated circuit
conductors
solder pads
Prior art date
Application number
KR1020060002516A
Other languages
English (en)
Inventor
쿠오-시엔 리아오
지아-양 첸
츄에이-탕 왕
Original Assignee
유니버설 사이언티픽 인더스트리얼 컴파니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 유니버설 사이언티픽 인더스트리얼 컴파니 리미티드 filed Critical 유니버설 사이언티픽 인더스트리얼 컴파니 리미티드
Priority to KR1020060002516A priority Critical patent/KR100673402B1/ko
Application granted granted Critical
Publication of KR100673402B1 publication Critical patent/KR100673402B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Abstract

무선 전송 기능에 적용하기에 적합한 소형화된 멀티 칩 모듈 및 그 제조 방법이 개시된다. 소형화된 멀티 칩 모듈은 기판, 기판에 실장되어 전기적으로 연결되는 집적 회로 칩들 및 기판의 표면상에 장착되는 삽입판을 포함한다. 삽입판은 기판과 함께 수납공간을 한정하여 삽입판이 부착되는 기판의 표면상에 집적 회로 칩들을 수납하고, 기판에 전기적으로 연결되는 도전체들이 배치된다. 삽입판이 회로 보드 상에 장착되면, 도전체들은 집적 회로 칩들을 위한 외부 전기적 연결을 제공한다.
멀티 칩 모듈, 집적 회로 칩, 삽입판, 도전성 물질

Description

소형화된 멀티 칩 모듈 및 그 제조 방법{MINIATURIZED MULTI-CHIP MODULE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 소형화된 멀티 칩 모듈의 분해 사시도이다.
도 2는 본 발명의 제1 실시예에 따른 소형화된 멀티 칩 모듈이 결합된 상태를 나타내는 사시도이다.
도 3은 본 발명의 제1 실시예에 따른 변형된 삽입판의 사시도이다.
도 4a 내지 도 4e는 본 발명의 제1 실시예에 따른 소형화된 멀티 칩 모듈을 제조하는 방법의 각 단계들을 연속적으로 나타내는 단면도들이다.
도 4f는 본 발명의 제1 실시예에 따른 소형화된 멀티 칩 모듈이 목표 장치의 회로 보드에 실장된 것을 나타내는 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 소형화된 멀티 칩 모듈의 분해 사시도이다.
도 6은 본 발명의 제2 실시예에 따른 소형화된 멀티 칩 모듈이 목표 장치의 회로 보드에 실장된 상태의 사시도이다.
<도면의 주요 부분에 대한 부호의 설명>
30 : 회로 보드 40 : 집적 회로 칩들
50：기판 60 : 삽입판
53, 54 : 첫 번째 및 두 번째 땜납 패드들 400：멀티 칩 모듈
본 발명은 멀티 칩 모듈에 관한 것이다. 보다 상세하게는, 본 발명은 무선 전송 장치에 적용하기에 적합한 소형화된 멀티 칩 모듈 및 이의 제조 방법에 관한 것이다.
무선 전송 장치에 적용하기 위한 종래의 멀티 칩 모듈은 일반적으로 복수 개의 집적 회로 칩들, 모듈 기판 및 복수 개의 땜납 볼들(solder balls)을 포함한다.
상기 집적 회로 칩들 중의 하나는 무선 전송 기능을 갖는다.
상기 모듈 기판은 서로 대향하는 제1 및 제2 표면들, 상기 제1 및 제2 표면들 상에 형성된 복수 개의 제1 땜납 패드들 및 상기 제1 표면상에 형성되고 상기 제1 땜납 패드들에 전기적으로 연결되는 제2 땜납 패드들을 포함한다.
일반적으로, 상기 땜납 볼들은 볼 이식 기계를 사용하여 상기 제2 땜납 패드들에 이식되어, 상기 멀티 칩 모듈을 볼 그리드 어레이(Ball Grid Array; BGA) 패키지로 배열한다. 상기 멀티 칩 모듈이 목표 장치의 회로 보드 상에 장착되어 상기 회로 보드에 무선 전송 기능을 제공할 때, 상기 땜납 볼들은 상기 집적 회로 칩들을 위한 전기적 연결을 제공한다.
종래 멀티 칩 모듈을 제조하는 방법에 있어서는, 상기 모듈 기판을 형성한 후, 상기 집적 회로 칩들 중 첫 번째 하나는 종래의 납땜 기술을 사용하여 상기 모듈 기판의 상기 제1 땜납 패드 중 하나에 대응하여 제1 기판 상에 고정되도록 장착된다. 이후, 상기 모듈 기판은 뒤집혀 상기 제1 표면이 위를 향하게 되고, 상기 집적 회로 칩들 중 두 번째 및 세 번째 것들은 종래의 납땜 기술을 사용하여 상기 모듈 기판의 제1 표면상에 올려져 고정된다. 마지막으로, 상기 땜납 볼들이 상기 제2 납땜 패드들에 각각 이식되어 상기 멀티 칩 모듈을 완성한다.
상기 땜납 볼들은 목표 장치의 회로 보드 상의 대응되는 땜납 패드들에 기록되고 연결되어야 한다. 상기 멀티 칩 모듈이 목표 장치에 올려진 경우, 상기 멀티 칩 모듈은 상기 목표 장치에 무선 전송 기능을 부여한다.
종래 멀티 칩 모듈에서 땜납 볼들을 사용하는 경우 발생하는 단점들 중 몇 가지가 아래에 기술된다.
첫째, 상기 모듈 기판의 첫 번째 표면상의 집적 회로 칩들은 0.4㎜의 최대 높이를 가지므로, 상기 땜납 볼들 각각의 직경은 0.4㎜ 보다 커야 한다. 실질적으로, 상기 땜납 볼들의 직경은 적어도 0.5㎜ 보다 크도록 선택되어야 한다. 그리고, 인접하는 상기 땜납 볼들 사이에는 전기적 쇼트를 방지하기 위해 적어도 0.4㎜ 이상의 갭이 필요하다. 이러한 조건하에서, 상기 모듈 기판의 크기가 10㎜× 10㎜ 정도인 경우, 그리고 땜납 볼들이 상기 모듈 기판의 네 모퉁이에는 배치되지 않는 경우에는 상기 모듈 기판의 제1 표면의 각 측면에는 최대 9개의 땜납 볼들이 수용될 수 있다. 즉, 상기 모듈 기판이 전체적으로 36개의 땜납 볼들을 수용할 수 있으므로, 상기 집적 회로 칩들을 위한 외부 전기적 연결의 개수는 36을 넘을 수 없다. 상기 집적 회로 칩들이 꾸준히 복잡해지고 그 기능이 발전된다는 것을 감안할 때, 상기 칩들에 필요한 외부 전기적 연결의 개수는 결국 36개를 넘을 것이며, 이는 상기 모듈 기판의 크기가 좀 더 커져야 함을 의미한다. 그러나 상기 모듈 기판의 크기가 커지는 것은 전자 장치의 소형화 추세에 역행하는 것이다.
둘째, 종래의 멀티 칩 모듈이 목표 장치의 회로 보드 상에 올려질 때, 땜납 볼들은 열 및 압력에 의해 영향을 받게 되며, 이는 상기 땜납 볼들의 불균일 변형을 초래하고 인접하는 상기 땜납 볼들 사이에 전기적 쇼트의 가능성을 높인다.
셋째, 땜납 볼들을 이식하기 위한 볼 이식 기계는 고가의 장비이다. 따라서 상기 볼 이식 기계를 구입하는 것은 종래의 멀티 칩 모듈 제조자에게는 고비용을 초래한다. 상기 볼 이식 작업을 다른 제조자에게 맡길 수도 있으나, 이는 공정 사이클이 좀 더 길어지는 결과를 낳는다.
따라서, 본 발명의 일 목적은 무선 전송 장치에 적용하기에 적합하고, 상술한 종래의 멀티 칩 모듈의 단점을 극복할 수 있는 소형화된 멀티 칩 모듈을 제공하는 것이다.
본 발명의 다른 목적은 상기 소형화된 멀티 칩 모듈의 제조 방법을 제공하는 것이다.
본 발명의 일 측면에 따른 소형화된 멀티 칩 모듈은 회로 보드에 실장되어 상기 회로 보드와의 전기적 연결을 형성하기에 적합하다. 상기 멀티 칩 모듈은 기 판, 복수 개의 집적 회로 칩들 및 삽입판을 포함한다.
상기 기판은, 제1 표면, 상기 제1 표면과 대향하는 제2 표면, 상기 제2 표면상에 형성된 복수 개의 제1 땜납 패드들, 그리고 상기 제2 표면상에 형성되어 상기 제1 땜납 패드들에 전기적으로 연결되는 복수 개의 제2 땜납 패드들을 구비한다.
상기 복수 개의 집적 회로 칩들은 상기 기판의 제2 표면으로부터 측정할 때 최대 높이를 갖는 적어도 하나가 상기 제1 땜납 패드들 중 하나에 대응하여 상기 기판의 상기 제2 표면상에 실장된다.
상기 삽입판은 상기 기판의 제2 표면상에 형성된 상기 적어도 하나의 집적 회로 칩이 갖는 최대 높이 이상의 두께를 가지며, 기판 대향 표면, 상기 기판 대향 표면에 대향하는 보드 대향 표면, 상기 기판 대향 표면과 상기 보드 대향 표면을 상호 연결하는 주위 벽 표면, 그리고 상기 기판 대향 표면과 상기 보드 대향 표면 사이로 연장되는 복수 개의 도전체들을 포함한다.
이 때, 상기 기판 대향 표면은 상기 기판의 제2 표면상에 장착되어 상기 도전체들이 상기 제2 땜납 패드들에 각각 전기적으로 연결되고, 상기 주위 벽 표면이 상기 기판의 제2 표면과 함께 수납공간을 형성하여 상기 기판의 상기 제2 표면상에 형성된 상기 적어도 하나의 집적 회로 칩을 수납한다. 또한, 상기 보드 대향 기판은 상기 회로 보드 상에 장착되어 상기 도전체들이 상기 회로 보드에 전기적으로 연결되기에 적합하다.
본 발명의 다른 측면에 따른 소형화된 멀티 칩 모듈(400)의 제조 방법은 a) 제1 표면, 상기 제1 표면에 대향하는 제2 표면, 상기 제2 표면상에 형성된 복수 개 의 제1 땜납 패드들 및 상기 제2 표면상에 형성되어 상기 제1 땜납 패드들에 전기적으로 연결된 복수 개의 제2 땜납 패드들을 구비하는 기판을 형성하는 단계, b) 상기 제1 땜납 패드들 중 하나에 대응하여 상기 기판의 상기 제2 표면상에 상기 기판의 상기 제2 표면으로부터 측정할 때 최대 높이를 갖는 집적 회로 칩을 실장하는 단계, c) 상기 기판의 상기 제2 표면상에 형성된 상기 집적 회로 칩의 상기 최대 높이 이상의 두께를 갖고, 기판 대향 표면, 상기 기판 대향 표면에 대향하는 보드 대향 표면, 상기 기판 대향 표면과 상기 보드 대향 표면을 상호 연결하는 주위 벽 표면 및 상기 기판 대향 표면과 상기 보드 대향 표면 사이로 연장되는 복수 개의 도전체들을 포함하는 삽입판을 형성하는 단계, 그리고 d) 상기 기판의 상기 제2 표면상에 상기 삽입판의 기판 대향 표면을 장착하여 상기 도전체들이 상기 제2 땜납 패드들에 각각 전기적으로 연결되고, 상기 주위 벽 표면이 상기 기판의 상기 제2 표면과 함께 수납공간을 형성하여 상기 기판의 상기 제2 표면상에 상기 집적 회로 칩을 수납하도록 하는 단계를 포함한다.
후술하는 본 발명의 실시예들에 대한 설명은 단순히 예시적인 것에 불과하며, 결코 본 발명을 한정하거나 본 발명의 적용이나 용도를 한정하는 것은 아니다.
본 발명에 따른 바람직한 실시예들이 개시될 것이고, 상기 실시예들은 도면에 의해 설명된다. 가능한 경우라면, 도면이나 설명에서 동일하거나 비슷한 부분에 대해서는 동일한 참조 부호를 사용한다.
도 1은 본 발명의 제1 실시예에 따른 소형화된 멀티 칩 모듈의 분해 사시도이고, 도 2는 본 발명의 제1 실시예에 따른 소형화된 멀티 칩 모듈이 결합된 상태 를 나타내는 사시도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 소형화된 멀티 칩 모듈(400)은, 목표 장치의 회로 보드(30) 상에 실장되어 회로 보드(30) 사이의 전기적 연결을 생성하는데 이용된다. 소형화된 멀티 칩 모듈(400)은 상기 목표 장치에 무선 전송 기능을 부여한다. 소형화된 멀티 칩 모듈(400)은 기판(50), 복수 개의 집적 회로 칩들(40)(도 4e 및 도 4f를 참조하면, 본 실시예에서는 세 개의 집적 회로 칩들이 존재한다) 및 삽입판(60)을 포함한다.
상기 집적 회로 칩들(40) 중의 하나는 무선 랜(Wireless LAN; WLAN) 칩, 블루투스(bluetooth) 칩, 와이맥스(Worldwide interoperability for Microwave Access, WiMAX) 칩, 초광역(Ultra Wide Band; UWB) 칩, 디지털 텔레비전(DTV) 수신 칩 또는 위성 위치 확인 시스템(Global Positioning System; GPS) 수신 칩 등과 같이 무선 전송 기능을 갖고 상업적으로 이용 가능한 칩이다.
본 발명의 일 실시예에 있어서, 기판(50)은 제1 표면(51), 제1 표면(51)에 대향하는 제2 표면(52), 제1 및 제2 표면들(51, 52) 상에 형성된 복수 개의 제1 땜납 패드들(53), 그리고 제2 표면(52)에 형성되어 제1 땜납 패드들(53)에 전기적으로 연결된 복수 개의 제2 땜납 패드들(54)을 포함한다.
본 발명의 일 실시예에 있어서, 기판(50)은 인쇄 회로 기판으로부터 형성되며, 종이를 베이스로 하는 구리 박판, 복합 구리 박판 또는 폴리머가 주입된 유리 섬유 주성분의 구리 박판 등을 포함한다.
또한, 상기 제2 땜납 패드들(54)은 기판(50)의 주변부에 배열되고, 제1 땜납 패드들(53)을 둘러싸도록 배치된다. 도 1에 잘 나타나 있듯이, 집적 회로 칩들(40)에 필요한 외부 전기적 연결의 복잡한 정도에 따라 기판(50)의 제1 및 제2 표면들(51, 52) 상에 형성된 회로 선들(traces)(501), 기판(50)의 중간 배선막(502) 및 도전성 홀들(503)(예를 들어, 도금된 홀들이나 도전성 물질이 채워진 홀들)의 조합을 이용하여 통상적인 방법으로 제1 및 제2 땜납 패드들(53, 54) 중 서로 대응하는 쌍들 사이에 전기적인 연결이 가능하다. 도 2에서는 단순화를 위하여 제1 및 제2 땜납 패드들(53, 54) 사이의 전기적인 연결을 생략하였다.
본 발명의 일 실시예에 있어서, 집적 회로 칩들(40)은 기판(50)의 제1 및 제2 표면들(51, 52) 상의 대응되는 제1 땜납 패드들(53) 상에 장착된다. 기판(50)의 제2 표면(52) 상의 집적 회로 칩들(40)은 제2 표면(52)으로부터 측정할 때 약 0.4㎜ 정도의 최대 크기를 갖는다.
상기 삽입판(60)은 기판(50)의 제2 표면(52) 상의 집적 회로 칩들(40)의 최대 크기 이상의 두께를 갖는다. 삽입판(60)은 기판 대향 표면(61), 기판 대향 표면(61)에 대향하는 보드 대향 표면(62), 기판 대향 표면(61)과 보드 대향 표면(62)을 서로 연결하는 주위 벽 표면(63) 및 기판 대향 표면(61)과 보드 대향 표면(62) 사이로 연장되는 복수 개의 도전체들(65)을 포함한다.
상기 기판 대향 표면(61)이 기판(50)의 제2 표면(52) 상에 장착되어 도전체들(65)이 제2 땜납 패드들(54)에 각기 전기적으로 연결되며, 주위 벽 표면(63)은 기판(50)의 제2 표면(52)과 함께 집적 회로 칩들(40)을 기판(50)의 제2 표면(52) 상에 수납하는 수납공간(64)을 형성한다.
상기 삽입판(60)의 두께로 인해 보드 대향 표면(62)을 상기 목표 장치의 회로 보드(30)(도 4f 참조) 상에 장착하는 것이 가능하며, 도전체들(65)은 기판(50)의 제2 표면(52) 상에 형성된 집적 회로 칩들(40)로부터 방해받지 않고 회로 보드(30) 상의 대응되는 땜납 패드들(31)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 삽입판(60)은 루프(loop) 형상을 가지며, 주위 벽 표면(63)은 수납공간(64)을 둘러싼다.
본 발명의 일 실시예에 있어서, 삽입판(60)은 인쇄 회로 기판으로부터 형성되며, 종이를 베이스로 하는 구리 박판, 복합 구리 박판 또는 폴리머가 주입된 유리 섬유 주성분의 구리 박판 등을 포함한다.
본 발명의 일 실시예에 있어서, 상기 도전체들(65)은 랜드 그리드 어레이(Land Grid Array; LGA) 상호 연결 도전체들로서, 각 도전체들(65)은 기판 대향 표면(61) 및 보드 대향 표면(62) 상에 각각 배치된 두 개의 땜납 패드 부분들(651, 652) 및 땜납 패드 부분들(651, 652)을 상호 연결하는 도전성 홀(653)(예를 들어 도금된 홀이나 도전성 물질이 채워진 홀)을 포함한다.
도 3은 본 발명의 제1 실시예에 따른 변형된 삽입판의 사시도이다.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 소형화된 멀티 칩 모듈을 위한 변형된 삽입판(60 ′)이 개시되어 있다. 도 1 및 도 2에 도시된 삽입판(60)과 다르게 변형된 삽입판(60 ′)의 도전체들(65 ′)은 종래의 성 형상(castellated)의 상호 연결 도전체들이다.
여기서, 상기 랜드 그리드 어레이 상호 연결 도전체들이나 성 형상의 상호 연결 도전체들 모두는 표면 실장 기술(Surface Mount Technology; SMT)을 이용하여 전기적 연결을 만드는데 적합하다.
도 4a 내지 도 4e는 본 발명의 제1 실시예에 따른 소형화된 멀티 칩 모듈을 제조하는 방법의 각 단계를 연속적으로 나타내는 단면도이다.
도 4a를 참조하면, 먼저 기판(50)이 형성된다. 기판(50)은 제1 및 제2 표면들(51, 52), 제1 및 제2 표면들(51, 52) 상에 형성된 제1 땜납 패드들(53), 그리고 제2 표면(52) 상에 형성되어 제1 땜납 패드들(53)에 전기적으로 연결된 제2 땜납 패드(54)를 포함한다.
도 4b를 참조하면, 집적 회로 칩들(40) 중 제1 집적 회로 칩 하나가 종래의 납땜 기술에 의해 제1 땜납 패드들(53) 중 하나에 대응하여 기판(50)의 제1 표면(51) 상에 실장된다.
도 4c를 참조하면, 기판(50)이 뒤집혀져 기판(50)의 제2 표면(52)이 위를 향하게 된다.
도 4d를 참조하면, 집적 회로 칩들(40) 중 제2 및 제3 집적 회로 칩들이 종래 납땜 기술을 이용하여 제1 땜납 패드들(53) 중 하나에 대응하여 기판(50)의 제2 표면(52) 상에 실장된다.
이 후, 삽입판(60)이 형성된다. 상기 삽입판(60)은 기판(50)의 제2 표면(52) 상에 형성된 집적 회로 칩들(40)의 최대 크기 이상의 두께를 가지며, 기판 대향 표면(61), 보드 대향 표면(62), 주위 벽 표면(63) 그리고 도전체들(65)을 포함한다.
최종적으로 도 4e를 참조하면, 삽입판(60)의 기판 대향 표면(61)은 기판(50) 의 제2 표면(52) 상에 장착되어 도전체들(65)이 제2 땜납 패드들(54)에 각각 전기적으로 연결되고, 주위 벽 표면(63)은 기판(50)의 제2 표면(52)과 함께 수납공간(64)을 형성하여 이러한 수납공간(64)에 기판(50)의 제2 표면(52) 상에 형성된 집적 회로 칩들(40)이 수납된다. 이에 따라, 소형화된 멀티 칩 모듈(400)이 완성된다.
도 4f는 본 발명의 제1 실시예에 따른 소형화된 멀티 칩 모듈이 목표 장치의 회로 보드에 실장된 것을 나타내는 단면도이다.
도 4f에 도시한 바와 같이, 도전체들(65)은 목표 장치(도시되지 않음)의 회로 보드(30) 상에 대응되는 땜납 패드들(31)에 기록되고 결합되어야 한다. 소형화된 멀티 칩 모듈(400)이 실장된 경우, 소형화된 멀티 칩 모듈(400)은 상기 목표 장치에 무선 전송 기능을 제공한다.
도 2를 다시 참조하면, 기판(50)의 크기는 약 10㎜× 10㎜ 정도이고, 제2 땜납 패드들(54)과 도전체들(65)의 폭은 약 0.4㎜ 정도이다. 서로 인접하는 제2 땜납 패드들(54) 사이 간격과 서로 인접하는 도전체들(65) 사이 간격은 각각 약 0.2㎜ 정도이다. 제2 땜납 패드들(54)과 도전체들(50)이 기판(50)과 삽입판(60)의 네 모서리에는 배치되지 않는 조건 하에서, 기판(50)과 삽입판(60)의 각 측면에는 최대 15개 정도의 제2 땜납 패드들(54)이나 도전체들(65)이 배치될 수 있다. 다시 말하면, 기판(50)과 삽입판(60)에는 전체적으로 60개 정도의 제2 땜납 패드들(54)이나 도전체들(65)이 배치될 수 있으므로, 집적 회로 칩들(40)을 위한 외부 전기적 연결의 이용 가능한 숫자는 멀티 칩 모듈(400)의 크기의 증가를 초래하지 않고도 60개 정도까지 증가될 수 있다. 실질적으로, 집적 회로 칩들(40)을 위한 외부 전기적 연결의 개수가 36개 정도인 경우, 이에 따라 기판(50)과 삽입판(60)의 크기를 줄이는 것이 가능하다.
본 발명에 따르면, 제2 땜납 패드들(54)과 도전체들(65)의 폭은 기판(50) 상의 집적 회로 칩들(40)의 높이에 의해 제한되지 않는다. 결과적으로, 제2 땜납 패드들(54)과 도전체들(65)의 폭이 집적 회로 칩들(40)의 높이보다 훨씬 작도록 선택되어 보다 높은 회로 배치 밀도를 갖도록 할 수 있다. 상기 삽입판(60)의 두께는 기판(50)의 제2 표면(52) 상의 집적 회로 칩들(40)의 최대 높이 이상의 값을 갖도록 선택되어 집적 회로 칩들(40)은 본 발명의 소형화된 멀티 칩 모듈(400)을 목표 장치의 회로 보드(30) 상에 장착하는 데 방해가 되지 않는다. 그리고, 본 발명의 소형화된 멀티 칩 모듈(400)이 상기 목표 장치의 회로 보드(30) 상에 실장될 때, 삽입판(60)은 열이나 압력에 의한 불균일한 변형을 잘 겪지 않는다. 나아가, 본 발명의 소형화된 멀티 칩 모듈(400)을 실장하는 것은 표면 실장 기술을 사용하여 수행될 수 있으므로, 본 발명에 따른 소형화된 멀티 칩 모듈(400)을 제조함에 있어서 비싼 볼 이식 기계는 필요치 않다.
도 5는 본 발명의 제2 실시예에 따른 소형화된 멀티 칩 모듈의 분해 사시도이고, 도 6은 본 발명의 제2 실시예에 따른 소형화된 멀티 칩 모듈이 목표 장치의 회로 보드에 실장된 상태의 사시도이다.
도 5 및 도 6을 참조하면, 상기 제1 실시예와는 달리, 삽입판(60)의 기판 대향 표면(61) 상에 추가 집적 회로 칩(41)이 실장되고, 상기 추가 집적 회로(41)는 대응되는 도전체들(65)에 전기적으로 연결된다. 기판(50)에는 노치(notch)가 형성되어 삽입판(60) 상에 장착된 추가 집적 회로 칩(41)을 수용한다. 추가 집적 회로(41)는 기판(50) 상에 실장된 다른 집적 회로 칩들(40)과 비교할 때 가장 큰 높이를 갖는다. 다른 집적 회로 칩들(40)에 비해 큰 높이를 갖는 추가 집적 회로(41)를 기판(50)이 아닌 삽입판(60) 상에 장착함으로써, 본 발명의 일 실시예에 따른 소형화된 멀티 칩 모듈(400)의 전체적인 두께가 감소될 수 있다.
본 발명에 따르면, 소형화된 멀티 칩 모듈에서 삽입판이 존재함으로써, 볼 그리드 어레이 패키지의 형성에서 종래 멀티 칩 모듈과 관련해 갖는 단점들이 극복될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 삽입판(60)을 포함하는 회로 보드(30)에 실장되어 상기 회로 보드(30)와의 전기적 연결을 형성하기에 적합한 소형화된 멀티 칩 모듈(400)에 있어서,
    제1 표면(51), 상기 제1 표면(51)에 대향하는 제2 표면(52), 상기 제2 표면(52) 상에 형성된 복수 개의 제1 땜납 패드들(53) 및 상기 제2 표면(52) 상에 형성되어 상기 제1 땜납 패드들(53)에 전기적으로 연결된 복수 개의 제2 땜납 패드들(54)을 포함하는 기판(50);
    상기 기판(50)의 상기 제2 표면(52)으로부터 측정할 때 최대 높이를 갖는 적어도 하나가 상기 제1 땜납 패드(53) 중 하나에 대응하여 상기 기판(50)의 상기 제2 표면(52) 상에 장착되는 복수 개의 집적 회로 칩들(40); 및
    상기 기판(50)의 상기 제2 표면(52) 상에 형성된 상기 적어도 하나의 집적 회로 칩(40)이 갖는 최대 높이 이상의 두께를 가지며, 기판 대향 표면(61), 상기 기판 대향 표면(61)에 대향하는 보드 대향 표면(62), 상기 기판 대향 표면(62)과 상기 보드 대향 표면(62)을 서로 연결하는 주위 벽 표면(63), 그리고 상기 기판 대향 표면(61)과 상기 보드 대향 표면(62) 사이로 연장되는 복수 개의 도전체들(65)을 포함하는 삽입판(60)을 구비하되,
    상기 기판 대향 표면(61)이 상기 기판(50)의 상기 제2 표면(52) 상에 장착되어 상기 도전체들(65)이 상기 제2 땜납 패드들(54)에 각각 전기적으로 연결되고, 상기 주위 벽 표면(63)이 상기 기판(50)의 제2 표면(52)과 함께 수납공간(64)을 형 성하여 상기 기판(50)의 상기 제2 표면(52) 상에 형성된 상기 적어도 하나의 집적 회로 칩(40)을 수납하며, 상기 보드 대향 기판(62)은 상기 회로 보드(30)에 장착되어 상기 도전체들(65)을 상기 회로 보드(30)에 전기적으로 연결하는 것을 특징으로 하는 소형화된 멀티 칩 모듈(400).
  2. 제 1 항에 있어서, 상기 삽입판(60)은 루프(loop) 형상을 가지며, 상기 주위 벽 표면(63)은 상기 수납공간(64)을 둘러싸는 것을 특징으로 하는 소형화된 멀티 칩 모듈(400).
  3. 제 1 항에 있어서, 상기 도전체들(65)은 랜드 그리드 어레이(LGA) 상호 연결 도전체들인 것을 특징으로 하는 소형화된 멀티 칩 모듈(400).
  4. 제 1 항에 있어서, 상기 도전체들(65´)은 성 형상의 상호 연결 도전체들인 것을 특징으로 하는 소형화된 멀티 칩 모듈(400).
  5. 제 1 항에 있어서, 상기 제1 땜납 패드들(53)은 상기 기판(50)의 상기 제1 표면(51) 상에 더 형성되며, 상기 집적 회로 칩들(40) 중 다른 하나가 상기 제1 땜납 패드들(53) 중 하나에 대응하여 상기 기판(50)의 상기 제1 표면(51) 상에 실장되는 것을 특징으로 하는 소형화된 멀티 칩 모듈(400).
  6. 제 1 항에 있어서, 다른 하나의 집적 회로 칩(41)이 상기 삽입판(60)의 상기 기판 대향 표면(61) 상에 올려져 상기 도전체들(65) 중 대응되는 하나에 전기적으로 연결되며, 상기 기판(50)에는 노치(notch)(55)가 형성되어 상기 삽입판(60) 상에 실장된 상기 다른 하나의 집적 회로 칩(41)이 수용되는 것을 특징으로 하는 소형화된 멀티 칩 모듈(400).
  7. 제 1 항에 있어서, 상기 집적 회로 칩들(40) 중 하나는 무선 전송 기능을 가지는 것을 특징으로 하는 소형화된 멀티 칩 모듈(400).
  8. 제 7 항에 있어서, 상기 집적 회로 칩들(40) 중 무선 전송 기능을 갖는 상기 하나는 무선 랜(WLAN) 칩, 블루투스(bluetooth) 칩, 와이맥스(WiMAX) 칩, 초광역(UWB) 칩, 디지털 텔레비전(DTV) 수신 칩 또는 위성 위치 확인 시스템(GPS) 수신 칩 중 어느 하나인 것을 특징으로 하는 소형화된 멀티 칩 모듈(400).
  9. 제 1 항에 있어서, 상기 기판(50)과 상기 삽입판(60)은 각기 인쇄 회로 기판(PCB)으로부터 형성되는 것을 특징으로 하는 소형화된 멀티 칩 모듈(400).
  10. 제 9 항에 있어서, 상기 기판(50) 및 상기 삽입판(60)을 각기 형성하는 상기 인쇄 회로 기판은 종이를 베이스로 하는 구리 박판, 복합 구리 박판 및 폴리머가 주입된 유리 섬유 주성분의 구리 박판 중 어느 하나인 것을 특징으로 하는 소형화 된 멀티 칩 모듈(400).
  11. a) 제1 표면(51), 상기 제1 표면(51)에 대향하는 제2 표면(52), 상기 제2 표면(52) 상에 형성된 복수 개의 제1 땜납 패드들(53) 및 상기 제2 표면(52) 상에 형성되어 상기 제1 땜납 패드들(53)에 전기적으로 연결된 복수 개의 제2 땜납 패드들(54)을 갖는 기판(50)을 형성하는 단계;
    b) 상기 제1 땜납 패드들(53) 중 하나에 대응하여 상기 기판(50)의 상기 제2 표면(52) 상에 상기 기판(50)의 상기 제2 표면(52)으로부터 측정할 때 최대 높이를 갖는 집적 회로 칩(40)을 실장하는 단계;
    c) 상기 기판(50)의 상기 제2 표면(52) 상에 형성된 상기 집적 회로 칩(40)의 상기 최대 높이 이상의 두께를 가지며, 기판 대향 표면(61), 상기 기판 대향 표면(61)에 대향하는 보드 대향 표면(62), 상기 기판 대향 표면(62)과 상기 보드 대향 표면(62)을 상호 연결하는 주위 벽 표면(63) 그리고 상기 기판 대향 표면(61)과 상기 보드 대향 표면(62) 사이로 연장되어 형성된 복수 개의 도전체들(65)을 포함하는 삽입판(60)을 형성하는 단계; 및
    d) 상기 기판(50)의 상기 제2 표면(52) 상에 상기 삽입판(60)의 기판 대향 표면(61)을 실장하여 상기 도전체들(65)이 상기 제2 땜납 패드들(54)에 각각 전기적으로 연결되고, 상기 주위 벽 표면(63)이 상기 기판(50)의 상기 제2 표면(52)과 함께 수납공간(64)을 형성하여 상기 기판(50)의 상기 제2 표면(52) 상에 상기 집적 회로 칩(40)을 수납하는 단계를 포함하는 소형화된 멀티 칩 모듈(400)의 제조 방 법.
  12. 제 11 항에 있어서, 상기 c) 단계에서 상기 삽입판(60)은 루프 형상으로 형성되어 상기 d) 단계에서 상기 주위 벽 표면(63)이 상기 수납공간(64)을 둘러싸도록 형성되는 것을 특징으로 하는 소형화된 멀티 칩 모듈(400)의 제조 방법.
  13. 제 11 항에 있어서, 상기 c) 단계에서 상기 삽입판(60)의 상기 도전체들(65)은 랜드 그리드 어레이(LGA) 상호 연결 도전체들인 것을 특징으로 하는 소형화된 멀티 칩 모듈(400)의 제조 방법.
  14. 제 11 항에 있어서, 상기 c) 단계에서 상기 삽입판(60´)의 상기 도전체들(65´)은 성 형상의 상호 연결 도전체들인 것을 특징으로 하는 소형화된 멀티 칩 모듈(400)의 제조 방법.
  15. 제 11 항에 있어서, 상기 a) 단계에서 상기 제1 땜납 패드들(53)이 상기 기판(50)의 상기 제1 표면(51) 상에 더 형성되며,
    상기 제1 땜납 패드들(53) 중 하나에 대응하여 상기 기판(50)의 상기 제1 표면(51) 상에 다른 집적 회로 칩(40)을 실장하는 단계를 더 포함하는 소형화된 멀티 칩 모듈(400)의 제조 방법.
  16. 제 11 항에 있어서, 상기 a) 단계에서 상기 기판(50)이 노치(notch)(55)를 갖도록 형성하며,
    상기 삽입판(60)의 상기 기판 대향 표면(61) 상에 다른 집적 회로 칩(41)을 실장하여 대응되는 상기 도전체들(65)과 전기적으로 연결되면서 상기 기판(50)에 형성된 상기 노치(55)에 수용하는 단계를 더 포함하는 것을 특징으로 하는 소형화된 멀티 칩 모듈(400)의 제조 방법.
  17. 제 11 항에 있어서, 상기 기판(50) 및 상기 삽입판(60)은 각기 인쇄 회로 기판으로부터 형성되는 것을 특징으로 하는 소형화된 멀티 칩 모듈(400)의 제조 방법.
  18. 제 17 항에 있어서, 상기 기판(50) 및 상기 삽입판(60)을 각기 형성하는 상기 인쇄 회로 기판은 종이를 베이스로 하는 구리 박판, 복합 구리 박판 또는 폴리머가 주입된 유리 섬유 주성분의 구리 박판 중 어느 하나인 것을 특징으로 하는 소형화된 멀티 칩 모듈(400)의 제조 방법.
KR1020060002516A 2006-01-10 2006-01-10 소형화된 멀티 칩 모듈 및 그 제조 방법 KR100673402B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060002516A KR100673402B1 (ko) 2006-01-10 2006-01-10 소형화된 멀티 칩 모듈 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060002516A KR100673402B1 (ko) 2006-01-10 2006-01-10 소형화된 멀티 칩 모듈 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR100673402B1 true KR100673402B1 (ko) 2007-01-24

Family

ID=38014634

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060002516A KR100673402B1 (ko) 2006-01-10 2006-01-10 소형화된 멀티 칩 모듈 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100673402B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114630511A (zh) * 2022-03-04 2022-06-14 中国航天科工集团八五一一研究所 一种双向变频一体化组件的实现方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114630511A (zh) * 2022-03-04 2022-06-14 中国航天科工集团八五一一研究所 一种双向变频一体化组件的实现方法
CN114630511B (zh) * 2022-03-04 2024-03-19 中国航天科工集团八五一一研究所 一种双向变频一体化组件的实现方法

Similar Documents

Publication Publication Date Title
US6493240B2 (en) Interposer for connecting two substrates and resulting assembly
US7514774B2 (en) Stacked multi-chip package with EMI shielding
EP2986088B1 (en) Printed circuit board, manufacturing method thereof and radio-frequency device
US8411444B2 (en) Thermal interface material application for integrated circuit cooling
US8633587B2 (en) Package structure
US20150022985A1 (en) Device-embedded package substrate and semiconductor package including the same
US6480014B1 (en) High density, high frequency memory chip modules having thermal management structures
US20070132072A1 (en) Chip package and coreless package substrate thereof
US7312518B2 (en) Miniaturized multi-chip module and method for manufacturing the same
US11557533B2 (en) Package structure and manufacturing method thereof
US9899341B2 (en) Antenna on integrated circuit package
KR101565690B1 (ko) 회로기판, 회로기판 제조방법, 전자부품 패키지 및 전자부품 패키지 제조방법
US11502010B2 (en) Module installation on printed circuit boards with embedded trace technology
JP7302784B2 (ja) インターポーザ及びこれを含むパッケージ構造物
KR100673402B1 (ko) 소형화된 멀티 칩 모듈 및 그 제조 방법
US8280318B2 (en) Core modem assembly for mobile communication device
EP2061289A1 (en) Interconnection of embedded passive components and substrates
US7180171B1 (en) Single IC packaging solution for multi chip modules
US10971455B2 (en) Ground shield plane for ball grid array (BGA) package
JP2007173486A (ja) 小型マルチチップモジュールおよびその製造方法
JP2001203298A (ja) 半導体装置およびその製造方法
JP2008053393A (ja) 電子モジュールおよび電子モジュールの実装方法
CN116344458A (zh) 针对具有微电缆/光学连接器的封装件的加强件
CN114975344A (zh) 芯片结构、芯片结构的封装方法及电路板模组
JP2002124628A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130108

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140107

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150106

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160108

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170111

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180105

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190108

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20200108

Year of fee payment: 14