KR100673159B1 - Timing control circuit of flash memory device for adjusting operation timing selectively according to external voltage - Google Patents

Timing control circuit of flash memory device for adjusting operation timing selectively according to external voltage Download PDF

Info

Publication number
KR100673159B1
KR100673159B1 KR1020050020178A KR20050020178A KR100673159B1 KR 100673159 B1 KR100673159 B1 KR 100673159B1 KR 1020050020178 A KR1020050020178 A KR 1020050020178A KR 20050020178 A KR20050020178 A KR 20050020178A KR 100673159 B1 KR100673159 B1 KR 100673159B1
Authority
KR
South Korea
Prior art keywords
timing control
control signals
response
flash memory
command
Prior art date
Application number
KR1020050020178A
Other languages
Korean (ko)
Other versions
KR20060099139A (en
Inventor
강한국
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050020178A priority Critical patent/KR100673159B1/en
Publication of KR20060099139A publication Critical patent/KR20060099139A/en
Application granted granted Critical
Publication of KR100673159B1 publication Critical patent/KR100673159B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Landscapes

  • Read Only Memory (AREA)

Abstract

본 발명은 외부 전압에 따라 선택적으로 동작 타이밍을 조절하는 플래시 메모리 장치의 타이밍 제어 회로에 관한 것으로, 본 발명에 따른 타이밍 제어 회로는, 프로그램 명령, 소거 명령, 및 리드 명령 중 하나에 응답하여, 상태 신호들을 발생하는 스테이트 머신; 프로그램 명령, 소거 명령, 및 리드 명령 중 하나와, 검출 신호에 응답하여, 제1 타이밍 제어 신호들을 순차적으로 발생하거나 또는 제2 타이밍 제어 신호들을 순차적으로 발생하는 타이머; 및 상태 신호들과, 제1 타이밍 제어 신호들 또는 제2 타이밍 제어 신호들에 응답하여, 고전압 발생 제어 신호들을 순차적으로 출력하는 로직 회로를 포함한다. 본 발명에서는 타이밍 제어 회로가 외부 전압에 따라 해당 플래시 메모리 장치의 스펙에 맞게 선택적으로 동작 타이밍을 조절함으로써, 플래시 메모리 장치의 동작 성능이 향상될 수 있다.The present invention relates to a timing control circuit of a flash memory device that selectively adjusts operation timing according to an external voltage, wherein the timing control circuit according to the present invention is in response to one of a program command, an erase command, and a read command. A state machine for generating signals; A timer for sequentially generating first timing control signals or sequentially generating second timing control signals in response to one of a program command, an erase command, and a read command and a detection signal; And a logic circuit that sequentially outputs high voltage generation control signals in response to the status signals and the first timing control signals or the second timing control signals. In the present invention, by operating the timing control circuit selectively according to the specification of the flash memory device according to the external voltage, the operating performance of the flash memory device can be improved.

스테이트 머신, 타이머, 타이밍 제어 신호 State machine, timer, timing control signal

Description

외부 전압에 따라 선택적으로 동작 타이밍을 조절하는 플래시 메모리 장치의 타이밍 제어 회로{Timing control circuit of flash memory device for adjusting operation timing selectively according to external voltage}Timing control circuit of flash memory device for adjusting operation timing selectively according to external voltage}

도 1은 종래의 플래시 메모리 장치의 타이밍 제어 회로, 커맨드 디코더, 및 고전압 발생 회로를 나타내는 도면이다.1 is a diagram illustrating a timing control circuit, a command decoder, and a high voltage generation circuit of a conventional flash memory device.

도 2는 본 발명의 일실시예에 따른 플래시 메모리 장치의 타이밍 제어 회로, 커맨드 디코더, 및 고전압 발생 회로를 나타내는 도면이다.2 is a diagram illustrating a timing control circuit, a command decoder, and a high voltage generation circuit of a flash memory device according to an embodiment of the present invention.

도 3은 도 2에 도시된 타이밍 제어 회로로부터 발생되는 타이밍 제어 신호들에 따른 워드 라인 전압의 변화를 도시한 도면이다.FIG. 3 is a diagram illustrating a change in word line voltage according to timing control signals generated from the timing control circuit shown in FIG. 2.

도 4는 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 타이밍 제어 회로, 커맨드 디코더, 및 고전압 발생 회로를 나타내는 도면이다.4 is a diagram illustrating a timing control circuit, a command decoder, and a high voltage generation circuit of a flash memory device according to another embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

100, 200 : 타이밍 제어 회로 110, 220 : 스테이트 머신100, 200: timing control circuit 110, 220: state machine

120, 230 : 타이머 130, 240 : 로직 회로120, 230: timer 130, 240: logic circuit

AND1∼AND6 : AND 게이트 210 : 외부 전압 검출 회로AND1 to AND6: AND gate 210: external voltage detection circuit

211 : 외부 전압 감지 회로 212 : 출력 로직 회로211: external voltage sensing circuit 212: output logic circuit

본 발명은 플래시 메모리 장치에 관한 것으로서, 특히, 플래시 메모리 장치의 타이밍 제어 회로에 관한 것이다.The present invention relates to a flash memory device, and more particularly, to a timing control circuit of a flash memory device.

플래시 메모리 장치는 프로그램 동작, 소거 동작, 및 리드 동작을 수행한다. 그런데 이러한 동작들을 수행하기 위해서는 동작 전압 보다 상대적으로 높은 고전압이 요구되기 때문에, 일반적으로, 플래시 메모리 장치는 고전압을 발생하여 선택적으로 공급하는 고전압 발생 회로를 포함하고 있다. 또한, 플래시 메모리 장치는 고전압 발생 회로에 의해 발생된 고전압이 메모리 셀 어레이에 공급되는 시점을 조절하기 위해 타이밍 제어 회로를 더 포함하고 있다. 타이밍 제어 회로는 현재 발생되는 명령에 응답하여 고전압 발생 회로의 동작을 제어한다. 도 1은 종래의 플래시 메모리 장치의 타이밍 제어 회로, 커맨드 디코더, 및 고전압 발생 회로를 나타내는 도면이다. 도 1을 참고하면, 커맨드 디코더(11)가 외부 제어 신호들(CLE, ALE, WEb)에 응답하여 프로그램 명령(PROGRAM), 소거 명령(ERASE), 및 리드 명령(READ) 중 하나를 발생할 때, 타이밍 제어 회로(12)가 해당 명령에 대응하는 제어 신호들(WLRISE, PGM, DISCH, PVER, PVER_DIS)을 설정된 시점에 발생한다. 따라서, 고전압 발생 회로(13)가 해당 시점에 대응하는 전압 레벨의 워드 라인 전압(VWL)을 발생하게 된다. 여기에서, 상기 타이밍 제어 회로(12)는 미리 설정된 스펙(spec)에 따라 상기 제어 신호들(WLRISE, PGM, DISCH, PVER, PVER_DIS)을 발생하도록 설계된다. 한편, 동일한 내부 회로들을 포함하지만 서로 다른 외부 전원을 사용하는 플래 시 메모리 장치들이 존재할 수 있다. 예를 들어, 3V와 1.8V의 외부 전원들을 각각 사용하는 플래시 메모리 장치가 있을 때, 3V의 외부 전원을 사용하는 플래시 메모리 장치는 1.8V의 외부 전원을 사용하는 플래시 메모리 장치에 비하여 그 동작 성능이 더 좋다. 하지만, 종래의 타이밍 제어 회로의 스펙은 1.8V의 외부 전원을 사용하는 플래시 메모리 장치에 맞추어 설정되기 때문에, 이러한 타이밍 제어 회로가 3V의 외부 전원을 사용하는 플래시 메모리 장치에 사용될 경우, 해당 플래시 메모리 장치의 성능을 저하시키는 문제점이 있다.The flash memory device performs a program operation, an erase operation, and a read operation. However, in order to perform these operations, a high voltage relatively higher than the operating voltage is required. Therefore, in general, a flash memory device includes a high voltage generating circuit that generates and selectively supplies a high voltage. In addition, the flash memory device further includes a timing control circuit to adjust the timing at which the high voltage generated by the high voltage generating circuit is supplied to the memory cell array. The timing control circuit controls the operation of the high voltage generation circuit in response to the command currently being generated. 1 is a diagram illustrating a timing control circuit, a command decoder, and a high voltage generation circuit of a conventional flash memory device. Referring to FIG. 1, when the command decoder 11 generates one of a program command PROGRAM, an erase command ERASE, and a read command READ in response to external control signals CLE, ALE, and WEb, The timing control circuit 12 is generated when the control signals WLRISE, PGM, DISCH, PVER, and PVER_DIS corresponding to the command are set. Accordingly, the high voltage generation circuit 13 generates the word line voltage VWL of the voltage level corresponding to the corresponding time point. Here, the timing control circuit 12 is designed to generate the control signals WLRISE, PGM, DISCH, PVER, PVER_DIS according to a preset spec. Meanwhile, there may be flash memory devices including the same internal circuits but using different external power sources. For example, if you have a flash memory device that uses 3V and 1.8V of external power sources, the flash memory device that uses 3V external power will have a higher performance than the flash memory device that uses an external power supply of 1.8V. much better. However, since the specification of the conventional timing control circuit is set for a flash memory device using an external power supply of 1.8 V, when such a timing control circuit is used for a flash memory device using an external power supply of 3 V, the flash memory device is used. There is a problem of degrading the performance.

따라서, 본 발명이 이루고자 하는 기술적 과제는 외부 전압에 따라 선택적으로 동작 타이밍을 조절하여, 플래시 메모리 장치의 동작 성능을 향상시킬 수 있는 타이밍 제어 회로를 제공하는 데 있다. Accordingly, an aspect of the present invention is to provide a timing control circuit capable of improving the operation performance of a flash memory device by selectively adjusting the operation timing according to an external voltage.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 장치의 타이밍 제어 회로는, 프로그램 명령, 소거 명령, 및 리드 명령 중 하나에 응답하여, 상태 신호들을 발생하는 스테이트 머신; 프로그램 명령, 소거 명령, 및 리드 명령 중 하나와, 검출 신호에 응답하여, 제1 타이밍 제어 신호들을 순차적으로 발생하거나 또는 제2 타이밍 제어 신호들을 순차적으로 발생하는 타이머; 및 상태 신호들과, 제1 타이밍 제어 신호들 또는 제2 타이밍 제어 신호들에 응답하여, 고전압 발생 제어 신호들을 순차적으로 출력하는 로직 회로를 포함한다.According to an aspect of the present invention, a timing control circuit of a flash memory device includes: a state machine generating state signals in response to one of a program command, an erase command, and a read command; A timer for sequentially generating first timing control signals or sequentially generating second timing control signals in response to one of a program command, an erase command, and a read command and a detection signal; And a logic circuit that sequentially outputs high voltage generation control signals in response to the status signals and the first timing control signals or the second timing control signals.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2는 본 발명의 일실시예에 따른 플래시 메모리 장치의 타이밍 제어 회로, 커맨드 디코더, 및 고전압 발생 회로를 나타내는 도면이다. 도 2를 참고하면, 타이밍 제어 회로(100)는 스테이트 머신(state machine)(110), 타이머(120), 및 로직 회로(130)를 포함한다. 커맨드 디코더(21)가 외부 제어 신호들(CLE, ALE, WEb)에 응답하여, 프로그램 명령(PROGRAM), 소거 명령(ERASE), 및 리드 명령(READ) 중 하나를 발생하면, 상기 스테이트 머신(110)이 상기 프로그램 명령(PROGRAM), 상기 소거 명령(ERASE), 및 상기 리드 명령(READ) 중 발생된 하나에 응답하여, 상태 신호들(ST<0>∼ST<5>)을 발생한다. 상기 타이머(120)는 상기 프로그램 명령(PROGRAM), 상기 소거 명령(ERASE), 및 상기 리드 명령(READ) 중 발생된 하나와, 검출 신호(DET)에 응답하여, 제1 타이밍 제어 신호들(T1<0>∼T1<5>)을 순차적으로 발생하거나 또는 제2 타이밍 제어 신호들(T2<0>∼T2<5>)을 순차적으로 발생한다. 좀 더 상세하게는, 상기 검출 신호(DET)는 외부 전원 전압, 즉, 상기 타이밍 제어 회로(100)를 포함하는 플래시 메모리 장치에 공급되는 전원 전압이 설정된 전압 보다 높을 때 (예를 들어, 로우 레벨로) 활성화되는 신호이다. 또, 상기 타이머(120)는 상기 검출 신호(DET)가 비활성 상태일 때(또는 하이 레벨일 때), 상기 프로그램 명령(PROGRAM), 상기 소거 명령(ERASE), 및 상기 리드 명령(READ) 중 발생된 하나에 응답하여, 상기 제1 타이밍 제어 신호들(T1<0>∼T1<5>)을 서로 다른 설정 시간들 동안 각각 순차적으로 인에이블시킨다. 또, 상기 검출 신호(DET)가 활성화될 때(또는 로우 레벨로 될 때), 상기 타이머(120)가 상기 프로그램 명령(PROGRAM), 상기 소거 명령(ERASE), 및 상기 리드 명령(READ) 중 발생된 하나에 응답하여, 상기 제2 타이밍 제어 신호들(T2<0>∼T2<5>)을 서로 다른 설정 시간들 동안 각각 순차적으로 인에이블시킨다. 바람직하게, 상기 제1 타이밍 제어 신호들(T1<0>∼T1<5>)이 각각 인에이블되는 시간들은 상기 제2 타이밍 제어 신호들(T2<0>∼T2<5>)이 각각 인에이블되는 시간들 보다 더 길다.2 is a diagram illustrating a timing control circuit, a command decoder, and a high voltage generation circuit of a flash memory device according to an embodiment of the present invention. Referring to FIG. 2, the timing control circuit 100 includes a state machine 110, a timer 120, and a logic circuit 130. When the command decoder 21 generates one of a program command PROGRAM, an erase command ERASE, and a read command READ in response to the external control signals CLE, ALE, and WEb, the state machine 110 ) Generates status signals ST <0> to ST <5> in response to one of the program command PROGRAM, the erase command ERASE, and the read command READ. The timer 120 generates first timing control signals T1 in response to one of the program command PROGRAM, the erase command ERASE, and the read command READ, and the detection signal DET. <0> to T1 <5> are sequentially generated, or second timing control signals T2 <0> to T2 <5> are sequentially generated. More specifically, the detection signal DET is an external power supply voltage, that is, when the power supply voltage supplied to the flash memory device including the timing control circuit 100 is higher than the set voltage (eg, low level). To be activated). In addition, the timer 120 is generated during the program command PROGRAM, the erase command ERASE, and the read command READ when the detection signal DET is inactive (or at a high level). The first timing control signals T1 <0> to T1 <5> are sequentially enabled for different set times in response to the determined one. In addition, when the detection signal DET is activated (or goes low), the timer 120 is generated during the program command PROGRAM, the erase command ERASE, and the read command READ. The second timing control signals T2 <0> to T2 <5> are sequentially enabled for different set times in response to the one. Preferably, the times at which the first timing control signals T1 <0> to T1 <5> are enabled are respectively enabled by the second timing control signals T2 <0> to T2 <5>. It is longer than time being.

상기 로직 회로(130)는 AND 게이트들(AND1∼AND6)을 포함한다. 상기 AND 게이트들(AND1∼AND6)은 상기 상태 신호들(ST<0>∼ST<5>)과, 상기 제1 타이밍 제어 신호들(T1<0>∼T1<5>) 또는 상기 제2 타이밍 제어 신호들(T2<0>∼T2<5>)을 각각 논리 연산하고, 그 연산 결과에 따라 고전압 발생 제어 신호들(WLRISE1, PGM, DISCH, WLRISE2, PVER, PVER_DIS)을 각각 출력한다. 예를 들어, 상기 AND 게이트(AND1)는 상기 상태 신호(ST<0>)와 상기 제1 타이밍 제어 신호(T1<0>) 또는 상기 제2 타이밍 제어 신호(T2<0>)에 응답하여, 상기 고전압 발생 제어 신호(WLRISE1)를 출력한다. 이 때, 상기 타이머(120)가 한 번에 상기 제1 타이밍 제어 신호들(T1<0>∼T1<5>) 중 하나 또는 상기 제2 타이밍 제어 신호들(T2<0>∼T2<5>) 중 하나를 인에이블시키므로, 상기 고전압 발생 제어 신호들(WLRISE1, PGM, DISCH, WLRISE2, PVER, PVER_DIS) 중 하나가 인에이블된다. 고전압 발생 회로(22)는 상기 고전압 발생 제어 신호들(WLRISE1, PGM, DISCH, WLRISE2, PVER, PVER_DIS) 중 인에이블되는 하나 에 응답하여, 그에 대응하는 워드 라인 바이어스 전압(VBWL)을 발생한다.The logic circuit 130 includes AND gates AND1 to AND6. The AND gates AND1 to AND6 include the state signals ST <0> to ST <5>, the first timing control signals T1 <0> to T1 <5>, or the second timing. The control signals T2 <0> to T2 <5> are logically operated, respectively, and the high voltage generation control signals WLRISE1, PGM, DISCH, WLRISE2, PVER, and PVER_DIS are output according to the operation result. For example, the AND gate AND1 may respond to the state signal ST <0> and the first timing control signal T1 <0> or the second timing control signal T2 <0>. The high voltage generation control signal WLRISE1 is output. At this time, the timer 120 at least one of the first timing control signals T1 <0> to T1 <5> or the second timing control signals T2 <0> to T2 <5> at one time. ), One of the high voltage generation control signals WLRISE1, PGM, DISCH, WLRISE2, PVER, and PVER_DIS is enabled. The high voltage generation circuit 22 generates a word line bias voltage VBWL corresponding thereto in response to one of the high voltage generation control signals WLRISE1, PGM, DISCH, WLRISE2, PVER, and PVER_DIS enabled.

다음으로, 도 2와 도 3을 참고하여, 상기 타이밍 제어 회로(100)의 동작과 그에 따른 워드 라인 전압의 변화를 함께 설명하기로 한다. 도 3은 도 2에 도시된 타이밍 제어 회로로부터 발생되는 타이밍 제어 신호들에 따른 워드 라인 전압의 변화를 도시한 도면이다. 도 3에서 실선으로 표시된 VBWL'는 상기 타이밍 제어 회로(100)가 예를 들어, 1.8V의 외부 전원을 사용하는 플래시 메모리 장치에 설치된 경우, 상기 타이밍 제어 회로(100)의 동작에 따른 워드 라인 전압의 변화를 나타낸다. 또, 점선으로 표시된 VBWL''는 상기 타이밍 제어 회로(100)가 예를 들어, 3V의 외부 전원을 사용하는 플래시 메모리에 설치된 경우, 상기 타이밍 제어 회로(100)의 동작에 따른 워드 라인 전압의 변화를 나타낸다.Next, referring to FIGS. 2 and 3, the operation of the timing control circuit 100 and the variation of the word line voltage according to the above will be described together. FIG. 3 is a diagram illustrating a change in word line voltage according to timing control signals generated from the timing control circuit shown in FIG. 2. In FIG. 3, VBWL ′ denotes a word line voltage according to the operation of the timing control circuit 100 when the timing control circuit 100 is installed in a flash memory device using an external power source of, for example, 1.8V. Indicates a change of. In addition, VBWL ″ indicated by a dotted line indicates a change in the word line voltage according to the operation of the timing control circuit 100 when the timing control circuit 100 is installed in a flash memory using an external power supply of 3 V, for example. Indicates.

먼저, 상기 타이밍 제어 회로(100)가 1.8V의 외부 전원을 사용하는 플래시 메모리 장치에 설치된 경우, 프로그램 동작을 위한 상기 타이밍 제어 회로(100)의 동작은 다음과 같다. 상기 커맨드 디코더(21)가 상기 외부 제어 신호들(CLE, ALE, WEb)에 응답하여 상기 프로그램 명령(PROGRAM)을 발생하면, 상기 스테이트 머신(110)이 상기 프로그램 명령(PROGRAM)에 응답하여, 상기 상태 신호들(ST<0>∼ST<5>)을 동시에 발생한다. 이 때, 상기 검출 신호(DET)는 외부 전원이 3V 이상일 때 활성화되도록 설정될 수 있다. 따라서 상기 외부 전원이 1.8V이므로 상기 검출 신호(DET)는 비활성 상태를 유지한다.First, when the timing control circuit 100 is installed in a flash memory device using an external power source of 1.8V, the operation of the timing control circuit 100 for a program operation is as follows. When the command decoder 21 generates the program command PROGRAM in response to the external control signals CLE, ALE, and WEb, the state machine 110 responds to the program command PROGRAM. Status signals ST <0> to ST <5> are simultaneously generated. In this case, the detection signal DET may be set to be activated when the external power is 3V or more. Therefore, since the external power source is 1.8V, the detection signal DET remains inactive.

또, 상기 타이머(120)는 상기 프로그램 명령(PROGRAM)과 상기 검출 신호(DET)에 응답하여, 상기 제1 타이밍 제어 신호들(T1<0>∼T1<5>)을 순차적으로 인에 이블시킨다. 이 때, 상기 제1 타이밍 제어 신호들(T1<0>∼T1<5>)이 각각 인에이블되는 시간들은 도 3에 도시된 것과 같다. 즉, 상기 제1 타이밍 제어 신호(T1<0>)가 설정 시간(P1) 동안 인에이블되고, 상기 제1 타이밍 제어 신호(T1<1>)가 설정 시간(P2) 동안 인에이블되고, 상기 제1 타이밍 제어 신호(T1<2>)가 설정 시간(P3) 동안 인에이블된다. 또, 상기 제1 타이밍 제어 신호(T1<3>)가 설정 시간(P4) 동안, 상기 제1 타이밍 제어 신호(T1<4>)가 설정 시간(P5) 동안, 상기 제1 타이밍 제어 신호(T1<5>)가 설정 시간(P6) 동안 각각 인에이블된다. 그 결과, AND 게이트(AND1)가 상기 상태 신호(ST<0>)와 상기 제1 타이밍 제어 신호(T1<0>)에 응답하여, 상기 설정 시간(P1) 동안 상기 고전압 발생 제어 신호(WLRISE1)를 인에이블시킨다. 상기 고전압 발생 회로(22)는 상기 고전압 발생 제어 신호(WLRISE1)에 응답하여, 상기 워드 라인 바이어스 전압(VBWL)을 증가시킨다. 또, 상기 AND 게이트(AND2)는 상기 상태 신호(ST<1>)와 상기 제1 타이밍 제어 신호(T1<1>)에 응답하여, 상기 설정 시간(P2) 동안 상기 고전압 발생 제어 신호(PGM)를 인에이블시킨다. 그 결과 상기 고전압 발생 회로(22)가 상기 고전압 발생 제어 신호(PGM)에 응답하여, 상기 설정 시간(P2) 동안 상기 워드 라인 바이어스 전압(VBWL)의 레벨을 프로그램 전압(VPGM) 레벨로 유지한다.The timer 120 sequentially enables the first timing control signals T1 <0> to T1 <5> in response to the program command PROGRAM and the detection signal DET. . In this case, the times at which the first timing control signals T1 <0> to T1 <5> are enabled are as shown in FIG. 3. That is, the first timing control signal T1 <0> is enabled for the set time P1, the first timing control signal T1 <1> is enabled for the set time P2, and the first timing control signal T1 <0> is enabled for the set time P2. One timing control signal T1 <2> is enabled for the set time P3. In addition, the first timing control signal T1 <3> is the first timing control signal T1 during the set time P4, and the first timing control signal T1 <4> is the set time P5 during the set time P5. &Lt; 5 > are each enabled for the set time P6. As a result, the AND gate AND1 responds to the state signal ST <0> and the first timing control signal T1 <0>, so that the high voltage generation control signal WLRISE1 occurs during the set time P1. Enable. The high voltage generation circuit 22 increases the word line bias voltage VBWL in response to the high voltage generation control signal WLRISE1. In addition, the AND gate AND2 is in response to the state signal ST <1> and the first timing control signal T1 <1>, and the high voltage generation control signal PGM during the set time P2. Enable. As a result, the high voltage generation circuit 22 maintains the level of the word line bias voltage VBWL at the program voltage VPGM level during the set time P2 in response to the high voltage generation control signal PGM.

이 후, 상기 AND 게이트(AND3)는 상기 상태 신호(ST<2>)와 상기 제1 타이밍 제어 신호(T1<2>)에 응답하여, 상기 설정 시간(P3) 동안 상기 고전압 발생 제어 신호(DISCH)를 인에이블시킨다. 그 결과 상기 고전압 발생 회로(22)가 상기 고전압 발생 제어 신호(DISCH)에 응답하여, 상기 설정 시간(P3) 동안 상기 워드 라인 바이 어스 전압(VBWL)을 0V로 발생하여, 워드 라인이 0V로 디스차지되도록 한다. 이 후, 검증을 위해, 상기 AND 게이트(AND4)가 상기 상태 신호(ST<3>)와 상기 제1 타이밍 제어 신호(T1<3>)에 응답하여, 상기 설정 시간(P4) 동안 상기 고전압 발생 제어 신호(WLRISE2)를 인에이블시킨다. 상기 고전압 발생 회로(22)는 상기 고전압 발생 제어 신호(WLRISE2)에 응답하여 상기 설정 시간(P4) 동안 상기 워드 라인 바이어스 전압(VBWL)을 증가시킨다. 또, 상기 AND 게이트(AND5)는 상기 상태 신호(ST<4>)와 상기 제1 타이밍 제어 신호(T1<4>)에 응답하여, 상기 설정 시간(P5) 동안 상기 고전압 발생 제어 신호(PVER)를 인에이블시킨다. 상기 고전압 발생 회로(22)는 상기 고전압 발생 제어 신호(PVER)에 응답하여, 상기 설정 시간(P5) 동안 상기 워드 라인 바이어스 전압(VBWL)을 검증 전압(VPVER) 레벨로 유지한다. 상기 AND 게이트(AND6)는 상기 상태 신호(ST<5>)와 상기 제1 타이밍 제어 신호(T1<5>)에 응답하여, 상기 설정 시간(P6) 동안 상기 고전압 발생 제어 신호(PVER_DIS)를 인에이블시킨다. 상기 고전압 발생 회로(22)는 상기 고전압 발생 제어 신호(PVER_DIS)에 응답하여, 상기 설정 시간(P6) 동안 상기 워드 라인 바이어스 전압(VBWL)을 0V로 발생하여, 워드 라인이 0V로 디스차지되도록 한다.Thereafter, the AND gate AND3 responds to the state signal ST <2> and the first timing control signal T1 <2>, and the high voltage generation control signal DISCH during the set time P3. Enable). As a result, the high voltage generation circuit 22 generates the word line bias voltage VBWL at 0V during the set time P3 in response to the high voltage generation control signal DISCH, so that the word line is displayed at 0V. To be accounted for. Thereafter, for verification, the AND gate AND4 generates the high voltage during the set time P4 in response to the state signal ST <3> and the first timing control signal T1 <3>. Enable the control signal WLRISE2. The high voltage generation circuit 22 increases the word line bias voltage VBWL during the set time P4 in response to the high voltage generation control signal WLRISE2. In addition, the AND gate AND5 responds to the state signal ST <4> and the first timing control signal T1 <4>, and the high voltage generation control signal PVER during the set time P5. Enable. The high voltage generation circuit 22 maintains the word line bias voltage VBWL at the verification voltage VPVER level during the set time P5 in response to the high voltage generation control signal PVER. The AND gate AND6 receives the high voltage generation control signal PVER_DIS during the set time P6 in response to the state signal ST <5> and the first timing control signal T1 <5>. Enable it. The high voltage generation circuit 22 generates the word line bias voltage VBWL at 0V during the set time P6 in response to the high voltage generation control signal PVER_DIS to allow the word line to be discharged to 0V. .

다음으로, 상기 타이밍 제어 회로(100)가 3V의 외부 전원을 사용하는 플래시 메모리 장치에 설치된 경우, 프로그램 동작을 위한 상기 타이밍 제어 회로(100)의 동작은 다음과 같다. 먼저, 상기 커맨드 디코더(21)가 상기 외부 제어 신호들(CLE, ALE, WEb)에 응답하여 상기 프로그램 명령(PROGRAM)을 발생하면, 상기 스테이트 머신(110)이 상기 프로그램 명령(PROGRAM)에 응답하여, 상기 상태 신호들(ST<0>∼ ST<5>)을 동시에 발생한다. 이 때, 외부 전원이 3V이므로, 상기 검출 신호(DET)가 활성화된다. 상기 타이머(120)는 상기 프로그램 명령(PROGRAM)과 상기 검출 신호(DET)에 응답하여, 상기 제2 타이밍 제어 신호들(T2<0>∼T2<5>)을 순차적으로 인에이블시킨다. 이 때, 상기 제2 타이밍 제어 신호들(T2<0>∼T2<5>)이 각각 인에이블되는 시간들은 도 3에 도시된 것과 같다. 즉, 상기 제2 타이밍 제어 신호들(T2<0>∼T2<5>)이 설정 시간들(R1∼R6) 동안 각각 순차적으로 인에이블된다. 그 결과, 상기 로직 회로(130)의 상기 AND 게이트들(AND1∼AND6)이 상술한 것과 유사하게 동작하여, 상기 고전압 발생 제어 신호들(WLRISE1, PGM, DISCH, WLRISE2, PVER, PVER_DIS)을 상기 설정 시간들(R1∼R6) 동안 각각 순차적으로 인에이블시킨다. 이 후, 상기 고전압 발생 회로(22)의 동작은 앞서 설명한 것과 동일하므로 설명의 중복을 피하기 위하여 이에 대한 상세한 설명을 생략하기로 한다.Next, when the timing control circuit 100 is installed in a flash memory device using an external power supply of 3V, the operation of the timing control circuit 100 for a program operation is as follows. First, when the command decoder 21 generates the program command PROGRAM in response to the external control signals CLE, ALE, and WEb, the state machine 110 responds to the program command PROGRAM. The state signals ST <0> to ST <5> are simultaneously generated. At this time, since the external power supply is 3V, the detection signal DET is activated. The timer 120 sequentially enables the second timing control signals T2 <0> to T2 <5> in response to the program command PROGRAM and the detection signal DET. At this time, the times for which the second timing control signals T2 <0> to T2 <5> are enabled are as shown in FIG. 3. That is, the second timing control signals T2 <0> to T2 <5> are sequentially enabled during the set times R1 to R6, respectively. As a result, the AND gates AND1 to AND6 of the logic circuit 130 operate similarly to those described above to set the high voltage generation control signals WLRISE1, PGM, DISCH, WLRISE2, PVER, and PVER_DIS. Each of them is sequentially enabled during times R1 to R6. After that, since the operation of the high voltage generation circuit 22 is the same as described above, detailed description thereof will be omitted in order to avoid duplication of description.

도 3을 참고하면, 상기 제1 타이밍 제어 신호들(T1<0>∼T1<5>)이 각각 인에이블되는 상기 설정 시간들(P1∼P6)이, 상기 제2 타이밍 제어 신호들(T2<0>∼T2<5>)이 각각 인에이블되는 상기 설정 시간들(R1∼R6) 보다 각각 더 긴 것을 알 수 있다. 즉, 동작 성능이 상대적으로 떨어지는 1.8V의 플래시 메모리 장치의 프로그램을 위한 각각의 동작 시간들이, 동작 성능이 상대적으로 더 좋은 3V의 플래시 메모리 장치의 프로그램을 위한 각각의 동작 시간들 보다 더 길다. 또한, 플래시 메모리 장치의 최초의 동작 시점을 결정하는 상기 제1 타이밍 제어 신호(T1<0>)의 인에이블 시점이 상기 제2 타이밍 제어 신호(T2<0>)의 인에이블 시점 보다 'F'만큼 지연되는 것을 알 수 있다. 결국, 외부 전원이 변화되면, 즉, 동작 전압이 서로 다 른 플래시 메모리 장치들에 본 발명에 따른 타이밍 제어 회로가 설치될 때, 상기 타이밍 제어 회로가 외부의 전원 전압을 감지하여, 해당 플래시 메모리 장치의 스펙(예를 들어, 3V의 플래시 메모리 장치의 프로그램 시간은 150㎲, 1.8V의 플래시 메모리 장치의 프로그램 시간은 200㎲)에 맞는 타이밍 제어 신호들을 발생할 수 있다. 다시 말하면, 본 발명에 따른 타이밍 제어 회로는 해당 장치의 스펙에 따라 동작 타이밍을 조절할 수 있다.Referring to FIG. 3, the set time periods P1 to P6 at which the first timing control signals T1 <0> to T1 <5> are enabled, respectively, correspond to the second timing control signals T2 < It can be seen that 0> to T2 <5> are longer than the set times R1 to R6 that are each enabled. In other words, the respective operating times for the programming of the 1.8V flash memory device, which has relatively low operating performance, are longer than the respective operating times for the programming of the 3V flash memory device, which has relatively better operating performance. In addition, the enable timing of the first timing control signal T1 <0>, which determines the first operation timing of the flash memory device, is 'F' than the enable timing of the second timing control signal T2 <0>. As you can see the delay. As a result, when the external power source changes, that is, when the timing control circuit according to the present invention is installed in flash memory devices having different operating voltages, the timing control circuit senses an external power supply voltage, The timing control signals may be generated according to the specifications (for example, a program time of a flash memory device of 3 V is 150 ms and a program time of a flash memory device of 1.8 V is 200 ms). In other words, the timing control circuit according to the present invention can adjust the operation timing according to the specification of the device.

도 4는 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 타이밍 제어 회로, 커맨드 디코더, 및 고전압 발생 회로를 나타내는 도면이다. 도 4를 참고하면, 타이밍 제어 회로(200)는 외부 전압 검출 회로(210), 스테이트 머신(220), 타이머(230), 및 로직 회로(240)를 포함한다. 상기 스테이트 머신(220), 상기 타이머(230), 및 상기 로직 회로(240)의 구성 및 구체적인 동작은 도 2를 참고하여 상술한 상기 스테이트 머신(110), 상기 타이머(120), 및 상기 로직 회로(130)와 실질적으로 동일하므로 이들에 대한 상세한 설명은 생략하기로 한다. 상기 외부 전압 출 회로(210)는 외부 전압 감지 회로(211)와 출력 로직 회로(212)를 포함한다. 상기 외부 전압 감지 회로(211)는 PMOS 트랜지스터들(PM1∼PM3)과 NMOS 트랜지스터들(NM1, NM2)을 포함한다. 상기 PMOS 트랜지스터(PM1)의 소스에는 외부 전원 전압(VCC)이 입력되고, 그 드레인은 노드(D1)에 연결되고, 그 게이트는 노드(D2)에 연결된다. 또, 상기 PMOS 트랜지스터들(PM2, PM3)의 게이트들은 상기 노드(D1)에 연결되고, 상기 PMOS 트랜지스터(PM2)의 소스는 상기 외부 전원 전압(VCC)에 연결되고, 그 드레인은 상기 PMOS 트랜지스터(PM3)의 소스에 연결된다. 상기 PMOS 트랜지 스터(PM3)의 드레인은 상기 노드(D2)에 연결된다. 상기 NMOS 트랜지스터(NM1)의 드레인과 게이트는 상기 노드(D1)에 연결되고, 그 소스는 그라운드에 연결된다. 상기 PMOS 트랜지스터(PM1)와 상기 NMOS 트랜지스터(NM1)의 동작에 따라 상기 노드(D1)에서 제어 신호(A)가 발생된다. 또, 상기 NMOS 트랜지스터(NM2)의 드레인은 상기 노드(D2)에 연결되고, 그 게이트에는 제어 신호(SET)가 입력되고, 그 소스는 상기 그라운드에 연결된다. 상기 제어 신호들(A, SET)에 응답하여, 상기 PMOS 트랜지스터들(PM2, PM3)과 상기 NMOS 트랜지스터(NM2)가 동작함에 따라 상기 노드(D2)에서 감지 신호(B)가 발생된다. 한편, 상기 출력 로직 회로(212)는 인버터들(213, 215)과 NOR 게이트(214)로 구현될 수 있다. 상기 인버터(213)는 상기 감지 신호(B)를 반전시켜 출력하고, 상기 NOR 게이트(214)는 상기 감지 신호(B)와 기준 신호(REF)에 응답하여, 로직 신호(G)를 출력한다. 바람직하게, 상기 기준 신호(REF)는 로우 레벨로 설정된다. 상기 인버터(215)는 상기 로직 신호(G)를 반전시키고, 그 반전된 신호를 상기 검출 신호(DET)로서 출력한다.4 is a diagram illustrating a timing control circuit, a command decoder, and a high voltage generation circuit of a flash memory device according to another embodiment of the present invention. Referring to FIG. 4, the timing control circuit 200 includes an external voltage detection circuit 210, a state machine 220, a timer 230, and a logic circuit 240. Configuration and specific operations of the state machine 220, the timer 230, and the logic circuit 240 are described with reference to FIG. 2. The state machine 110, the timer 120, and the logic circuit described above with reference to FIG. 2. Since it is substantially the same as 130, a detailed description thereof will be omitted. The external voltage output circuit 210 includes an external voltage sensing circuit 211 and an output logic circuit 212. The external voltage sensing circuit 211 includes PMOS transistors PM1 to PM3 and NMOS transistors NM1 and NM2. An external power supply voltage VCC is input to a source of the PMOS transistor PM1, a drain thereof is connected to a node D1, and a gate thereof is connected to a node D2. In addition, gates of the PMOS transistors PM2 and PM3 are connected to the node D1, a source of the PMOS transistor PM2 is connected to the external power supply voltage VCC, and a drain thereof is connected to the PMOS transistor (PM). Connected to the source of PM3). The drain of the PMOS transistor PM3 is connected to the node D2. The drain and gate of the NMOS transistor NM1 are connected to the node D1, and the source thereof is connected to ground. The control signal A is generated at the node D1 according to the operation of the PMOS transistor PM1 and the NMOS transistor NM1. In addition, a drain of the NMOS transistor NM2 is connected to the node D2, a control signal SET is input to a gate thereof, and a source thereof is connected to the ground. In response to the control signals A and SET, a sensing signal B is generated at the node D2 as the PMOS transistors PM2 and PM3 and the NMOS transistor NM2 operate. The output logic circuit 212 may be implemented with inverters 213 and 215 and a NOR gate 214. The inverter 213 inverts and outputs the sensing signal B, and the NOR gate 214 outputs a logic signal G in response to the sensing signal B and the reference signal REF. Preferably, the reference signal REF is set at a low level. The inverter 215 inverts the logic signal G, and outputs the inverted signal as the detection signal DET.

다음으로, 상기 외부 전압 감지 회로(211)와 상기 출력 로직 회로(212)의 동작을 상세히 설명한다. 먼저, 초기에 상기 제어 신호(SET)가 설정된 시간 동안 인에이블된 후 디세이블된다. 상기 제어 신호(SET)에 응답하여 상기 NMOS 트랜지스터(NM2)가 턴 온되므로, 상기 감지 신호(B)가 로우 레벨로 된다. 상기 감지 신호(B)에 응답하여, 상기 PMOS 트랜지스터(PM1)가 턴 온되면, 상기 외부 전압(VCC)이 증가함에 따라 상기 노드(D1)의 전압이 증가한다. 상기 노드(D1)의 전압이 설정된 전압으로 될 때 상기 NMOS 트랜지스터(NM1)가 턴 온되고, 상기 노드(D1)의 전압이 상 기 설정된 전압 보다 작을 때 상기 NMOS 트랜지스터(NM1)는 턴 오프 상태를 유지한다.Next, the operation of the external voltage sensing circuit 211 and the output logic circuit 212 will be described in detail. First, the control signal SET is initially enabled for a set time and then disabled. Since the NMOS transistor NM2 is turned on in response to the control signal SET, the sensing signal B is at a low level. In response to the sensing signal B, when the PMOS transistor PM1 is turned on, the voltage of the node D1 increases as the external voltage VCC increases. The NMOS transistor NM1 is turned on when the voltage of the node D1 becomes a set voltage, and the NMOS transistor NM1 turns off when the voltage of the node D1 is smaller than the set voltage. Keep it.

먼저, 상기 NMOS 트랜지스터(NM1)가 턴 온될 때, 상기 노드(D1)에서 발생되는 상기 제어 신호(A)가 로우 레벨로 된다. 그 결과, 상기 제어 신호(A)에 응답하여, 상기 PMOS 트랜지스터들(PM2, PM3)이 턴 온된다. 이 때, 상기 NMOS 트랜지스터(NM2)가 턴 오프된 상태이므로, 상기 노드(D2)에서 발생되는 상기 감지 신호(B)가 하이 레벨로 된다. 이 후, 상기 인버터(213)가 상기 감지 신호(B)를 반전시키고, 상기 NOR 게이트(214)가 상기 기준 신호(REF)와 상기 인버터(213)의 출력 신호에 응답하여, 상기 로직 신호(G)를 하이 레벨로 출력한다. 상기 인버터(215)는 상기 로직 신호(G)를 반전시켜, 상기 검출 신호(DET)를 로우 레벨로 활성화시킨다. 그 결과, 상기 타이머(230)가 상기 검출 신호(DET)에 응답하여 제2 타이밍 제어 신호들(T2<0>∼T2<5>)을 순차적으로 발생한다.First, when the NMOS transistor NM1 is turned on, the control signal A generated at the node D1 becomes low level. As a result, in response to the control signal A, the PMOS transistors PM2 and PM3 are turned on. At this time, since the NMOS transistor NM2 is turned off, the sensing signal B generated at the node D2 becomes high. Thereafter, the inverter 213 inverts the sensing signal B, and the NOR gate 214 responds to the reference signal REF and the output signal of the inverter 213, and thus the logic signal G. ) Is output at a high level. The inverter 215 inverts the logic signal G to activate the detection signal DET to a low level. As a result, the timer 230 sequentially generates second timing control signals T2 <0> to T2 <5> in response to the detection signal DET.

한편, 상기 NMOS 트랜지스터(NM1)는 턴 오프 상태를 유지할 경우, 상기 제어 신호(A)가 하이 레벨로 유지되므로, 상기 PMOS 트랜지스터들(PM2, PM3)이 턴 오프 상태로 유지된다. 그 결과, 상기 감지 신호(B)가 로우 레벨로 유지되고, 상기 인버터(215)로부터 출력되는 상기 검출 신호(DET)는 하이 레벨로 유지된다. 그 결과, 상기 타이머(230)가 상기 검출 신호(DET)에 응답하여 제1 타이밍 제어 신호들(T1<0>∼T1<5>)을 순차적으로 발생한다.On the other hand, when the NMOS transistor NM1 maintains the turn-off state, since the control signal A is maintained at a high level, the PMOS transistors PM2 and PM3 remain turned off. As a result, the detection signal B is maintained at a low level, and the detection signal DET output from the inverter 215 is maintained at a high level. As a result, the timer 230 sequentially generates first timing control signals T1 <0> to T1 <5> in response to the detection signal DET.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 타이밍 제어 회로가 외부 전압에 따라 해당 플래시 메모리 장치의 스펙에 맞게 선택적으로 동작 타이밍을 조절함으로써, 플래시 메모리 장치의 동작 성능이 향상될 수 있다.As described above, according to the present invention, the operation performance of the flash memory device can be improved by the timing control circuit selectively adjusting the operation timing according to the specification of the corresponding flash memory device according to the external voltage.

Claims (7)

프로그램 명령, 소거 명령, 및 리드 명령 중 하나에 응답하여, 상태 신호들을 발생하는 스테이트 머신(state machine);A state machine for generating state signals in response to one of a program command, an erase command, and a read command; 상기 프로그램 명령, 상기 소거 명령, 및 상기 리드 명령 중 하나와, 검출 신호에 응답하여, 제1 타이밍 제어 신호들을 순차적으로 발생하거나 또는 제2 타이밍 제어 신호들을 순차적으로 발생하는 타이머; 및A timer for sequentially generating first timing control signals or sequentially generating second timing control signals in response to one of the program command, the erase command, and the read command and a detection signal; And 상기 상태 신호들과, 상기 제1 타이밍 제어 신호들 또는 상기 제2 타이밍 제어 신호들에 응답하여, 고전압 발생 제어 신호들을 순차적으로 출력하는 로직 회로를 포함하는 플래시 메모리 장치의 타이밍 제어 회로.And a logic circuit that sequentially outputs high voltage generation control signals in response to the status signals and the first timing control signals or the second timing control signals. 제1항에 있어서,The method of claim 1, 상기 검출 신호는 외부 전원 전압이 설정된 전압 보다 높을 때 활성화되고,The detection signal is activated when the external power supply voltage is higher than the set voltage, 상기 타이머는 상기 검출 신호가 활성화될 때, 상기 프로그램 명령, 상기 소거 명령, 및 상기 리드 명령 중 하나에 응답하여 상기 제1 타이밍 제어 신호들을 서로 다른 제1 설정 시간들 동안 각각 순차적으로 인에이블시키고, 상기 검출 신호가 비활성 상태일 때, 상기 프로그램 명령, 상기 소거 명령, 및 상기 리드 명령 중 하나에 응답하여 상기 제2 타이밍 제어 신호들을 서로 다른 제2 설정 시간들 동안 각각 순차적으로 인에이블시키는 플래시 메모리 장치의 타이밍 제어 회로.The timer sequentially enables the first timing control signals during different first set times in response to one of the program command, the erase command, and the read command when the detection signal is activated, A flash memory device that sequentially enables the second timing control signals during different second set times in response to one of the program command, the erase command, and the read command when the detection signal is inactive Timing control circuit. 제2항에 있어서,The method of claim 2, 상기 제1 설정 시간들이 각각 대응하는 상기 제2 설정 시간들 보다 더 긴 플래시 메모리 장치의 타이밍 제어 회로.And a timing control circuit of the flash memory device, wherein the first set times are longer than the corresponding second set times. 제2항에 있어서,The method of claim 2, 상기 제1 타이밍 제어 신호들 중 하나 또는 상기 제2 타이밍 제어 신호들 중 하나가 인에이블될 때, 상기 로직 회로가 상기 고전압 발생 제어 신호들 중 하나를 인에이블시키는 플래시 메모리 장치의 타이밍 제어 회로.And the logic circuit enables one of the high voltage generation control signals when one of the first timing control signals or one of the second timing control signals is enabled. 제1항에 있어서,The method of claim 1, 상기 로직 회로는, 상기 상태 신호들과, 상기 제1 타이밍 제어 신호들 또는 상기 제2 타이밍 제어 신호들을 각각 논리 연산하고, 그 연산 결과에 따라 상기 고전압 발생 제어 신호들을 각각 출력하는 AND 게이트들을 포함하는 플래시 메모리 장치의 타이밍 제어 회로.The logic circuit may include AND gates configured to logically operate the state signals, the first timing control signals or the second timing control signals, respectively and output the high voltage generation control signals according to a result of the operation. Timing control circuit of flash memory device. 제1항에 있어서,The method of claim 1, 외부 전원 전압의 변화를 모니터링하여, 상기 외부 전원 전압이 설정된 전압 보다 높을 때 이를 감지하고, 상기 검출 신호를 발생하는 외부 전압 검출 회로를 더 포함하는 플래시 메모리 장치의 타이밍 제어 회로.And an external voltage detection circuit configured to monitor a change in an external power supply voltage, detect when the external power supply voltage is higher than a set voltage, and generate the detection signal. 제6항에 있어서, 상기 외부 전압 검출 회로는,The method of claim 6, wherein the external voltage detection circuit, 상기 외부 전원 전압이 상기 설정된 전압 보다 높을 때 감지 신호를 발생하는 외부 전압 감지 회로; 및An external voltage sensing circuit configured to generate a detection signal when the external power supply voltage is higher than the set voltage; And 상기 감지 신호와 기준 신호에 응답하여 상기 검출 신호를 출력하고, 그 출력을 유지하는 출력 로직 회로를 포함하는 플래시 메모리 장치의 타이밍 제어 회로.And an output logic circuit for outputting the detection signal in response to the sensing signal and the reference signal, and holding the output signal.
KR1020050020178A 2005-03-10 2005-03-10 Timing control circuit of flash memory device for adjusting operation timing selectively according to external voltage KR100673159B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050020178A KR100673159B1 (en) 2005-03-10 2005-03-10 Timing control circuit of flash memory device for adjusting operation timing selectively according to external voltage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050020178A KR100673159B1 (en) 2005-03-10 2005-03-10 Timing control circuit of flash memory device for adjusting operation timing selectively according to external voltage

Publications (2)

Publication Number Publication Date
KR20060099139A KR20060099139A (en) 2006-09-19
KR100673159B1 true KR100673159B1 (en) 2007-01-22

Family

ID=37630451

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050020178A KR100673159B1 (en) 2005-03-10 2005-03-10 Timing control circuit of flash memory device for adjusting operation timing selectively according to external voltage

Country Status (1)

Country Link
KR (1) KR100673159B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100870727B1 (en) * 2007-03-14 2008-11-27 삼성전자주식회사 Semiconductor memory device and control signal generating method thereof

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100845530B1 (en) 2007-07-02 2008-07-10 삼성전자주식회사 Flash memory device capable of improving time performance and time control method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100870727B1 (en) * 2007-03-14 2008-11-27 삼성전자주식회사 Semiconductor memory device and control signal generating method thereof

Also Published As

Publication number Publication date
KR20060099139A (en) 2006-09-19

Similar Documents

Publication Publication Date Title
US7254084B2 (en) Data processing device
US6219277B1 (en) Device and method for the reading of EEPROM cells
US6370063B2 (en) Word line driver having a divided bias line in a non-volatile memory device and method for driving word lines
KR20010073605A (en) High voltage discharge circuit of a semiconductor memory device
JP2006148858A (en) Power-on reset circuit
KR100673159B1 (en) Timing control circuit of flash memory device for adjusting operation timing selectively according to external voltage
JP4847695B2 (en) Non-volatile memory element power supply detection apparatus and detection method thereof
KR100361658B1 (en) Semiconductor memory device and voltage level control method thereof
KR102300824B1 (en) Semiconductor storing apparatus and flash memory operation method
JP2003338186A (en) Semiconductor nonvolatile memory device
JP4067908B2 (en) Semiconductor memory device control method and semiconductor memory device
KR100701683B1 (en) Sense amplifier power control circuit
US6950339B2 (en) Circuit for generating trim bit signal in a flash memory device
KR100714045B1 (en) Control circuit for high voltage switch
KR100300041B1 (en) Reading circuit for redundancy fuse-rom of semiconductor memory
KR100336785B1 (en) Voltage supply control circuit
KR20000006521A (en) Nonvolatile semiconductor memory device
JP2002245795A (en) Semiconductor device
KR20040002132A (en) Flash memory device
KR101005139B1 (en) Power up circuit of semiconductor device
KR100728974B1 (en) Fuse connecting control circuit of semiconductor memory device
KR100723774B1 (en) Buffer control circuit for reducing consumption power source and a semiconductor memory device with the same
KR20040008529A (en) Circuit for verifying program/erase of cam cell in flashmemory
KR20050101834A (en) Flash memory device
KR20030072506A (en) Circuit for generating internal supply voltage

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee