KR20060033650A - Internal voltage generating circuit - Google Patents

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KR20060033650A
KR20060033650A KR1020040082851A KR20040082851A KR20060033650A KR 20060033650 A KR20060033650 A KR 20060033650A KR 1020040082851 A KR1020040082851 A KR 1020040082851A KR 20040082851 A KR20040082851 A KR 20040082851A KR 20060033650 A KR20060033650 A KR 20060033650A
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Abstract

본 발명은 내부전압 발생회로를 공개한다. 이 내부전압 발생회로는 제어신호에 응답하여 구동전류를 변경하고, 상기 구동전류를 사용하여 기준전압과 피드백되는 내부전압을 비교하고, 비교전압을 발생하는 비교 수단과, 상기 비교 수단의 비교전압에 응답하여 상기 외부전압으로부터 상기 내부전압을 발생하는 드라이버 수단과, 외부로부터 인가되는 커맨드 신호들을 조합하여, 소모 파워가 큰 동작이 수행된 직후에 다른 동작이 연달아 수행됨이 감지되면, 상기 제어신호를 발생하는 제어신호 발생 수단을 구비하는 것을 특징으로 한다. The present invention discloses an internal voltage generation circuit. The internal voltage generation circuit changes the drive current in response to the control signal, compares the internal voltage fed back with the reference voltage using the drive current, generates comparison voltages, and compares the voltages of the comparison means with the comparison means. In response to the combination of the driver means for generating the internal voltage from the external voltage and the command signals applied from the outside, the control signal is generated when it is sensed that another operation is performed immediately after the operation having a large power consumption is performed. And control signal generating means.

따라서 외부의 커맨드 신호의 조합을 통해 소모 파워가 큰 동작이 수행된 직후에 다른 동작이 연달아 수행되는 경우를 감지하여, 내부전압 발생회로의 구동능력을 향상시켜 준다. 이에 본 발명의 내부전압 발생회로는 항상 안정된 내부전압을 내부 회로에 제공하여 준다. Therefore, the combination of an external command signal detects a case where another operation is performed immediately after the operation having a large power consumption is performed, thereby improving the driving capability of the internal voltage generation circuit. Therefore, the internal voltage generation circuit of the present invention always provides a stable internal voltage to the internal circuit.

Description

내부전압 발생회로{Internal Voltage generating circuit}Internal Voltage Generating Circuit

도 1은 종래의 기술에 따른 내부전압 발생회로를 도시한 도면.1 is a view showing an internal voltage generation circuit according to the prior art.

도 2는 반도체 메모리 장치의 동작에 따른 도 1의 내부전압 발생회로의 내부전압 변화 추이를 도시한 도면.FIG. 2 is a diagram illustrating an internal voltage change trend of the internal voltage generation circuit of FIG. 1 according to an operation of a semiconductor memory device. FIG.

도 3은 본 발명의 제 1실시예에 따른 내부전압 발생회로의 구성을 도시한 도면. 3 is a diagram showing the configuration of an internal voltage generation circuit according to a first embodiment of the present invention;

도 4는 도 3의 내부전압 발생회로의 동작 방법을 설명하기 위한 도면.4 is a view for explaining an operating method of the internal voltage generation circuit of FIG.

도 5는 본 발명의 제 2실시예에 따른 내부전압 발생회로의 구성을 도시한 도면. 5 is a diagram showing the configuration of an internal voltage generation circuit according to a second embodiment of the present invention;

도 6은 도 5의 내부전압 발생회로의 동작 방법을 설명하기 위한 도면.6 is a view for explaining a method of operating the internal voltage generation circuit of FIG.

도 7은 본 발명의 제 3실시예에 따른 내부전압 발생회로의 구성을 도시한 도면. 7 is a diagram showing a configuration of an internal voltage generation circuit according to a third embodiment of the present invention.

도 8은 도 7의 내부전압 발생회로의 동작 방법을 설명하기 위한 도면.8 is a view for explaining a method of operating the internal voltage generation circuit of FIG.

본 발명은 내부전압 발생회로에 관한 것으로, 특히 특정 조합의 외부의 커맨 드 신호가 입력되는 경우, 이를 감지하여, 항상 안정된 내부전압을 내부 회로에 제공하도록 하는 내부전압 발생회로에 관한 것이다.The present invention relates to an internal voltage generation circuit, and more particularly, to an internal voltage generation circuit which senses a case where an external command signal of a specific combination is input and always provides a stable internal voltage to the internal circuit.

반도체 메모리 장치의 적용분야가 다양화되고, 고속 동작하는 프로세서와 연동됨에 따라, 반도체 메모리 장치는 고집적화, 고속화되고, 이에 따라 반도체 메모리 장치는 보다 낮은 전압 레벨을 가지는 내부전압을 필요로 하게 되었다. As the application fields of semiconductor memory devices are diversified and interlocked with high-speed processors, semiconductor memory devices become more integrated and faster, and thus, semiconductor memory devices require an internal voltage having a lower voltage level.

이에 반도체 메모리 장치는 상대적으로 높은 레벨의 외부전압을 일정 레벨로 강하하여 반도체 메모리 장치의 동작에 필요한 내부전압을 발생하는 내부전압 발생회로가 필요로 하게 되었으며, 이는 현재 대부분의 반도체 메모리 장치에 채용되어지고 있다. Accordingly, the semiconductor memory device needs an internal voltage generation circuit that generates an internal voltage required for the operation of the semiconductor memory device by dropping a relatively high level of external voltage to a certain level, which is currently employed in most semiconductor memory devices. ought.

도 1은 종래의 기술에 따른 내부전압 발생회로를 도시한 도면이다. 1 is a view showing an internal voltage generation circuit according to the prior art.

도 1에 도시된 바와 같이, 내부전압 발생회로는 기준 전압(VREF)과 피드백되는 내부전압(VINT)을 비교하여 비교전압을 발생하는 비교부(1)와, 비교전압을 제어신호로 인가받고, 비교전압에 따라 외부전압(VEXT)으로부터 내부전압(VINT)을 발생하는 드라이버부(4)로 구성된다. As shown in FIG. 1, the internal voltage generation circuit receives the comparison voltage 1 as a control signal and a comparison unit 1 for generating a comparison voltage by comparing the reference voltage VREF with the feedback internal voltage VINT. The driver unit 4 generates an internal voltage VINT from an external voltage VEXT according to the comparison voltage.

비교부(1)는 비교전압 발생부(2)와, 구동전류 발생부(3)를 구비하고, 비교전압 발생부(2)는 피모스 및 엔모스 트랜지스터들(P1, P2, N1, N2)로 구성되어 기준 전압(VREF)과 피드백되는 내부전압(VINT)을 비교하고, 비교 결과에 따른 비교전압을 발생한다. The comparison unit 1 includes a comparison voltage generator 2 and a drive current generator 3, and the comparison voltage generator 2 includes PMOS and NMOS transistors P1, P2, N1, and N2. Comparing the reference voltage (VREF) and the internal voltage (VINT) fed back to generate a comparison voltage according to the comparison result.

비교부(1)의 구동전류 발생부(3)는 엔모스 트랜지스터(N3)로 구성되며, 외부전압(VEXT)을 인가받아 비교전압 발생부(2)의 구동전류(IDS(N3))를 발생한다. The driving current generating unit 3 of the comparing unit 1 is composed of an NMOS transistor N3 and generates a driving current IDS (N3) of the comparing voltage generating unit 2 by receiving an external voltage VEXT. do.                         

드라이버부(4)는 피모스 트랜지스터(P3)를 구비하며, 피모스 트랜지스터(P3)는 비교전압 발생부(2)로부터 비교전압을 인가받고, 이에 응답하여 외부전압(VEXT)으로부터 내부전압(VINT)을 발생한다. The driver unit 4 includes a PMOS transistor P3, and the PMOS transistor P3 receives a comparison voltage from the comparison voltage generation unit 2 and in response to the internal voltage VINT from the external voltage VEXT. Will occur).

도 1의 내부전압 발생회로는 다음과 같이 동작한다. The internal voltage generation circuit of FIG. 1 operates as follows.

먼저, 반도체 메모리 장치가 동작을 수행하지 않는 경우, 내부전압 발생회로에 연결된 내부 회로들은 내부전압(VINT)을 사용하지 않아, 내부전압 발생회로의 내부전압(VINT)은 변화되지 않는다. First, when the semiconductor memory device does not perform an operation, internal circuits connected to the internal voltage generation circuit do not use the internal voltage VINT, so that the internal voltage VINT of the internal voltage generation circuit does not change.

이에 비교부(1)는 이전과 동일한 전압 레벨을 가지는 비교전압을 발생하고, 드라이버부(4)는 이전과 동일한 전압 레벨을 가지는 비교전압에 의해 이전과 동일한 전압 레벨을 가지는 내부전압(VINT)을 발생한다. Accordingly, the comparison unit 1 generates a comparison voltage having the same voltage level as before, and the driver unit 4 generates an internal voltage VINT having the same voltage level as before by the comparison voltage having the same voltage level as before. Occurs.

반면에 내부전압 발생회로에 연결된 내부 회로들이 동작을 수행하여 내부전압(VINT)을 사용하면, 내부전압 발생회로의 내부전압(VINT)은 내부 회로들의 소모 파워에 의해 순간적으로 내부전압(VINT)의 전압 레벨은 강하된다. On the other hand, when the internal circuits connected to the internal voltage generation circuit perform an operation and use the internal voltage VINT, the internal voltage VINT of the internal voltage generation circuit is instantaneously determined by the power consumption of the internal circuits. The voltage level drops.

이에 비교부(1)는 강하된 전압 레벨을 가지는 비교전압을 발생하고, 이를 수신한 드라이버부(4)의 피모스 트랜지스터(P3)는 소스-드레인 채널을 통해 흐르는 전류량(ISD(P3))을 증가시키고, 내부전압(VINT)은 증가된 전류량(ISD(P3))에 의해 다시 상승된다. 따라서 순간적으로 강하된 내부전압(VINT)은 소정의 시간을 거쳐 다시 원상 복구된다. Accordingly, the comparator 1 generates a comparison voltage having a dropped voltage level, and the PMOS transistor P3 of the driver unit 4 receiving the received voltage outputs an amount of current ISD (P3) flowing through the source-drain channel. The internal voltage VINT is raised again by the increased amount of current ISD (P3). Therefore, the internal voltage VINT dropped instantaneously is restored to its original state after a predetermined time.

그리고 도 1의 내부전압 발생회로를 채용하는 반도체 메모리 장치는 외부로부터 제공되는 다양한 커맨드 신호에 응답하여 리드 또는 라이트 동작과 같은 다양 한 동작을 수행한다. The semiconductor memory device employing the internal voltage generator of FIG. 1 performs various operations such as read or write operations in response to various command signals provided from the outside.

다양한 커맨드 신호에 의한 반도체 메모리 장치의 내부 동작을 살펴보면, 각 커맨트 신호에 따라 구동되는 내부 회로들에 달라지므로, 커맨드 종류에 따라 소모되는 파워량도 달라진다. Looking at the internal operation of the semiconductor memory device according to various command signals, since the internal circuits are driven according to each command signal, the amount of power consumed depends on the type of command.

실제로 반도체 메모리 장치는 라이트 동작을 수행하는 경우, 리드 동작을 수행하는 경우보다 더 많은 내부 회로들이 구동시켜 더 많은 파워를 소모한다. 이에 반도체 메모리 장치가 라이트 동작하는 경우, 내부전압(VINT)은 더욱 많이 강하되고, 리드 동작하는 경우, 내부전압 발생회로의 내부전압(VINT)은 상대적으로 적게 강하된다. In fact, when the semiconductor memory device performs the write operation, more internal circuits are driven to consume more power than when performing the read operation. Accordingly, when the semiconductor memory device is in the write operation, the internal voltage VINT drops even more, and in the read operation, the internal voltage VINT of the internal voltage generation circuit drops relatively less.

도 2는 반도체 메모리 장치의 동작에 따른 도 1의 내부전압 발생회로의 내부전압의 변화 추이를 도시한 도면이다. FIG. 2 is a diagram illustrating a change in the internal voltage of the internal voltage generation circuit of FIG. 1 according to the operation of the semiconductor memory device.

도 2의 CLK는 반도체 메모리 장치의 클럭 신호를, PW는 라이트 활성화 신호를, PR은 리드 활성화 신호를, VINT는 내부전압을 각각 나타낸다. CLK of FIG. 2 represents a clock signal of a semiconductor memory device, PW represents a write enable signal, PR represents a read enable signal, and VINT represents an internal voltage.

이때의 라이트 활성화 신호(PW)는 반도체 메모리 장치가 라이트 동작을 수행하는 경우 활성화 되는 신호로, 외부로부터 인가되는 커맨드 신호이거나 외부로부터 인가된 커맨드 신호들의 조합에 의해 발생된 신호이다. At this time, the write activation signal PW is a signal activated when the semiconductor memory device performs a write operation. The write activation signal PW is a signal generated from a command signal applied from the outside or a combination of command signals applied from the outside.

리드 활성화 신호(PR)는 반도체 메모리 장치가 리드 동작을 수행하는 경우 활성화 되는 신호로, 외부로부터 인가되는 커맨드 신호이거나, 외부로부터 인가된 커맨드 신호들의 조합에 의해 발생된 신호이다. The read enable signal PR is a signal that is activated when the semiconductor memory device performs a read operation. The read enable signal PR is a command signal applied from the outside or a signal generated by a combination of command signals applied from the outside.

계속하여 도면을 참조하면, 반도체 메모리 장치가 라이트 동작을 수행하는 경우, 라이트 활성화 신호(PW)는 하이 레벨을 가지고, 리드 동작을 수행하는 경우, 리드 활성화 신호(PR)는 하이 레벨을 가지게 됨을 알 수 있다. Subsequently, referring to the drawing, it is understood that when the semiconductor memory device performs a write operation, the write activation signal PW has a high level, and when the read operation is performed, the read activation signal PR has a high level. Can be.

도면에 도시된 바와 같이, 반도체 메모리 장치가 외부로부터 라이트 활성화 신호(PW)를 수신하여 버스트 라이트 동작을 수행하면(A), 내부 회로들은 1.5V의 내부전압(VINT)을 사용하게 되고, 내부전압 발생회로의 내부전압(VINT)은 이 내부 회로들이 소모하는 파워에 의해 1.2V로 강하된다. As shown in the figure, when the semiconductor memory device receives the write activation signal PW from the outside and performs a burst write operation (A), the internal circuits use an internal voltage VINT of 1.5 V, and the internal voltage The internal voltage VINT of the generator circuit drops to 1.2V due to the power consumed by these internal circuits.

이러한 상태에서 반도체 메모리 장치가 외부로부터 리드 활성화 신호(PR)를 수신하여 라이트 앤 리드 동작을 수행하게 되면(B), 내부 회로들은 내부전압 발생회로로부터 전압 강하된 내부전압(VINT) 즉, 1.2V의 내부전압(VINT)을 사용하여 제 1 리드 동작(C)을 수행하게 된다. In this state, when the semiconductor memory device receives the read activation signal PR from the outside and performs a write and read operation (B), the internal circuits have an internal voltage VINT, i.e., 1.2 V, which is dropped from the internal voltage generator. The first read operation C is performed using the internal voltage VINT.

이에 1.2V를 동작 전압을 입력받게 되는 내부 회로들은 저전원전압상태에서 동작되는 것과 동일하게 되어, 반도체 메모리 장치 동작 속도는 급격히 저하된다. Accordingly, internal circuits receiving 1.2V of an operating voltage are the same as operating in a low power supply voltage, and thus the operation speed of the semiconductor memory device is drastically reduced.

그리고 제 1 리드 동작을 수행하는 내부 회로들이 소모하는 파워는 작은 값이므로 내부전압 발생회로의 내부전압(VINT)은 점차로 원래의 전압 레벨로 복귀된다.Since the power consumed by the internal circuits performing the first read operation is a small value, the internal voltage VINT of the internal voltage generation circuit gradually returns to the original voltage level.

이에 차후에 수행되는 제 2 리드 동작(D)시에는 내부 회로들이 내부전압 발생회로로부터 원상 복귀된 내부전압(VINT) 즉, 1.5V의 내부전압(VINT)을 인가받을 수 있게 되어, 정상적인 동작 속도로 리드 동작을 수행하게 된다. In the second read operation D performed later, the internal circuits may receive the internal voltage VINT returned from the internal voltage generation circuit, that is, the internal voltage VINT of 1.5 V, at a normal operating speed. The read operation is performed.

도 2에서와 같이, 반도체 메모리 장치가 외부 커맨드에 따른 동작을 수행함에 있어, 많은 파워를 소모하는 동작이 끝나자마자 또 다른 동작이 수행하게 되는 경우, 반도체 메모리 장치의 내부 회로들은 저전원전압 상태에서 동작되어진다. As shown in FIG. 2, in the semiconductor memory device performing an operation according to an external command, when another operation is performed as soon as the operation consuming a lot of power is finished, the internal circuits of the semiconductor memory device may be operated in a low power supply state. It works.

이는 반도체 메모리 장치의 동작 속도를 저하시키는 원인이 되어, 반도체 메모리 장치의 전반적인 성능을 저하시키는 문제를 발생한다. This causes a decrease in the operating speed of the semiconductor memory device, which causes a problem of lowering the overall performance of the semiconductor memory device.

이와 같이 내부 발생회로의 안정된 전압 레벨 유지는 반도체 메모리 장치의 동작 속도 증가를 위해 매우 중요한 것이다. As such, maintaining a stable voltage level of the internal generation circuit is very important for increasing the operating speed of the semiconductor memory device.

본 발명의 목적은 외부 커맨드 신호의 조합을 통해, 많은 파워를 소모하는 동작이 끝나자마자 또 다른 동작이 수행되는 경우를 감지하고, 구동능력을 인위적으로 상승시켜 항상 안정된 내부전압을 제공할 수 있도록 하는 내부전압 발생회로를 제공하는 데 있다. An object of the present invention is to detect a case in which another operation is performed as soon as the operation consuming a lot of power through the combination of an external command signal, to artificially increase the driving capacity to always provide a stable internal voltage An internal voltage generation circuit is provided.

상기의 목적을 달성하기 위한 본 발명의 내부전압 발생회로는 제어신호에 응답하여 구동전류를 변경하고, 상기 구동전류를 사용하여 기준전압과 피드백되는 내부전압을 비교하고, 비교전압을 발생하는 비교 수단과, 상기 비교 수단의 비교전압에 응답하여 상기 외부전압으로부터 상기 내부전압을 발생하는 드라이버 수단과, 외부로부터 인가되는 커맨드 신호들을 조합하여, 소모 파워가 큰 동작이 수행된 직후에 다른 동작이 연달아 수행됨이 감지되면, 상기 제어신호를 발생하는 제어신호 발생 수단을 구비하는 것을 특징으로 한다. The internal voltage generation circuit of the present invention for achieving the above object changes the drive current in response to a control signal, comparing the internal voltage fed back with the reference voltage using the drive current, generating a comparison voltage And a combination of the driver means for generating the internal voltage from the external voltage in response to the comparison voltage of the comparing means and the command signals applied from the outside, and other operations are performed successively immediately after a large power consumption operation is performed. If detected, characterized in that it comprises a control signal generating means for generating the control signal.

상기의 다른 목적을 달성하기 위한 본 발명의 제 1 형태에 따른 내부전압 발생회로는 기준전압과 피드백되는 상기 내부전압을 비교하여 비교전압을 발생하는 비교 수단과, 상기 비교 수단의 비교전압에 응답하여 외부전압으로부터 내부전압을 발생하는 드라이버 수단과, 외부로부터 인가되는 커맨드 신호들을 조합하여, 소모 파워가 큰 동작이 수행된 직후에 다른 동작이 연달아 수행됨이 감지되면, 제어신호를 발생하는 제어신호 발생 수단과, 상기 제어신호에 따라 상기 드라이버 수단에 인가되는 상기 비교전압의 전압 레벨을 변경하는 제어 수단을 구비하는 것을 특징으로 한다. An internal voltage generation circuit according to a first aspect of the present invention for achieving the above object further comprises a comparison means for generating a comparison voltage by comparing a reference voltage and the internal voltage fed back, and in response to the comparison voltage of the comparison means; Driver means for generating an internal voltage from an external voltage and command signals applied from the outside, and control signal generating means for generating a control signal when it is detected that another operation is performed successively immediately after an operation having a large power consumption is performed. And control means for changing the voltage level of the comparison voltage applied to the driver means in accordance with the control signal.

상기의 다른 목적을 달성하기 위한 본 발명의 제 2 형태에 따른 내부전압 발생회로는 외부전압에 응답하여 구동전류를 발생하고, 상기 구동전류를 사용하여 기준전압과 피드백되는 내부전압을 비교하여, 상기 외부전압으로부터 상기 내부전압을 발생하는 제 1 내부전압 발생회로와, 소모 파워가 큰 동작이 수행된 직후에 다른 동작이 연달아 수행되는 경우에만 상기 구동전류를 발생하고, 상기 구동전류를 사용하여 기준전압과 피드백되는 내부전압을 비교하여, 상기 외부전압으로부터 상기 내부전압을 발생하는 제 2 내부전압 발생회로를 구비하는 것을 특징으로 한다. The internal voltage generation circuit according to the second aspect of the present invention for achieving the above another object generates a drive current in response to an external voltage, by comparing the internal voltage fed back with a reference voltage using the drive current, The drive current is generated only when the first internal voltage generation circuit which generates the internal voltage from an external voltage and another operation is performed immediately after the operation having a large power consumption is performed, and using the drive current to generate a reference voltage. And a second internal voltage generation circuit for generating the internal voltage from the external voltage by comparing with the internal voltage fed back.

이하, 첨부한 도면을 참고로 하면 본 발명의 내부전압 발생회로를 설명하도록 한다. Hereinafter, the internal voltage generation circuit of the present invention will be described with reference to the accompanying drawings.

그리고 이하에서는 설명의 편이를 위해, 내부 회로들의 동작에 의한 소모 파워가 큰 동작의 일예로 라이트 동작을, 내부 회로들의 동작에 의해 소모 파워가 작은 동작의 일예로 리드 동작을 선택하기로 한다. For convenience of explanation, hereinafter, the write operation is selected as an example of an operation in which the power consumption of the internal circuits is high, and the read operation is selected as an example of an operation in which the power consumption is small by the operation of the internal circuits.

도 3은 본 발명의 제 1실시예에 따른 내부전압 발생회로의 구성을 도시한 도면으로, 도면을 참조하면 도 3의 내부전압 발생회로는 비교부(10), 드라이버부(4), 및 제어신호 발생부(20)를 구비한다. 3 is a diagram illustrating a configuration of an internal voltage generation circuit according to a first embodiment of the present invention. Referring to the drawings, the internal voltage generation circuit of FIG. 3 includes a comparator 10, a driver 4, and a control. The signal generator 20 is provided.

이때 도 1과 동일한 구성 및 동작을 수행하는 구성요소에 대해서는 도 3과 동일한 번호를 부여하고 이에 대한 상세한 설명은 생략하도록 한다. In this case, the same components as those of FIG. 3 are assigned to components that perform the same configuration and operation as those of FIG. 1, and a detailed description thereof will be omitted.

비교부(10)의 비교전압 발생부(11)는 피모스 및 엔모스 트랜지스터들(P1, P2, N1, N2)로 구성되어 기준 전압(VREF)과 피드백되는 내부전압(VINT)을 비교하고, 비교 결과에 따른 비교전압을 발생한다. The comparison voltage generator 11 of the comparator 10 includes PMOS and NMOS transistors P1, P2, N1, and N2 to compare the reference voltage VREF with the internal voltage VINT fed back. Generate a comparison voltage according to the comparison result.

비교부(1)의 구동전류 발생부(12)는 엔모스 트랜지스터들(N3, N4)로 구성되며, 하나의 엔모스 트랜지스터(N3)는 외부전압(VEXT)을 인가받아 비교전압 발생부(11)의 제 1 구동전류(IDS(N3))를 발생하고, 다른 엔모스 트랜지스터(N4)는 제어신호(WAR)를 인가받아 비교전압 발생부(11)의 제 2 구동전류(IDS(N4))를 발생한다. The driving current generator 12 of the comparator 1 includes NMOS transistors N3 and N4, and one NMOS transistor N3 is supplied with an external voltage VEXT to compare the voltage generator 11. Generates the first driving current IDS (N3), and the other NMOS transistor N4 receives the control signal WAR to receive the second driving current IDS (N4) of the comparison voltage generator 11. Occurs.

이에 비교부(1)의 구동전류 발생부(12)는 제어신호 발생부(20)로 제어신호(WAR)를 입력받으면, 반도체 메모리 장치가 라이트 앤 리드 동작을 수행한다고 판단하고, 제 1 구동전류(IDS(N3)) 및 제 2 구동전류(IDS(N4))를 동시에 발생하여 비교전압 발생부(11)로 제공하고, 그렇지 않으면 반도체 메모리 장치가 일반 동작을 수행한다고 판단하고, 제 1 구동전류(IDS(N3)) 만을 발생하여 비교전압 발생부(11)로 제공하여 준다. Accordingly, when the driving current generation unit 12 of the comparing unit 1 receives the control signal WAR through the control signal generation unit 20, the driving current generation unit 12 determines that the semiconductor memory device performs the write and read operation, and the first driving current. (IDS (N3)) and second driving current (IDS (N4)) are simultaneously generated and provided to the comparison voltage generator 11, otherwise, the semiconductor memory device determines that the general operation is performed, and the first driving current Only IDS (N3) is generated and provided to the comparison voltage generator 11.

여기서 구동전류는 비교부(10)의 응답성을 조절하는 역할을 수행하는 것으로, 구동전류량이 많을수록 비교부(10)의 응답성은 증대되고, 구동전류량이 적을수록 비교부(10)의 응답성은 저하된다. Here, the driving current plays a role of controlling the responsiveness of the comparator 10. As the driving current amount increases, the responsiveness of the comparator 10 increases, and the smaller driving current amount decreases the responsiveness of the comparator 10. do.                     

제어신호 발생부(20)는 라이트 활성화 신호(PW)와 리드 활성화 신호(PR)를 논리 조합하는 앤드 게이트(AND), 앤드 게이트(AND)의 출력을 지연시키는 짝수개의 인버터들(I1~I4), 서로 다른 지연 시간을 가지는 앤드 게이트(AND)의 출력 신호들 다시 논리 조합하는 낸드 게이트(NAND), 및 낸드 게이트(NAND)의 출력을 반전시키는 인버터(I5)를 구비하여, 라이트 동작이 끝나자마자 리드 동작이 수행되는 경우 즉, 라이트 앤 리드 동작이 수행되는 경우를 감지한다. 그리고 라이트 앤 리드 동작이 감지되면, 일정한 펄스폭을 가지는 제어신호(WAR)를 발생한다. The control signal generator 20 is configured to logically combine the write activation signal PW and the read activation signal PR with AND gates AND and even-numbered inverters I1 to I4 for delaying the output of the AND gate AND. And a NAND gate NAND for logically combining the output signals of the AND gate AND having different delay times, and an inverter I5 for inverting the output of the NAND gate NAND. When the read operation is performed, that is, when the write and read operation is performed is detected. When the write and read operation is detected, a control signal WAR having a constant pulse width is generated.

이하에서는 도 4를 참조하여 도 3의 내부전압 발생회로의 동작을 방법을 설명하기로 한다. Hereinafter, a method of operating the internal voltage generation circuit of FIG. 3 will be described with reference to FIG. 4.

도 4의 CLK는 반도체 메모리 장치의 클럭 신호를, PW는 라이트 활성화 신호(PW)를, PR은 리드 활성화 신호를, WAR은 제어신호를, VINT는 내부전압을 각각 나타낸다. CLK of FIG. 4 represents a clock signal of a semiconductor memory device, PW represents a write enable signal PW, PR represents a read enable signal, WAR represents a control signal, and VINT represents an internal voltage.

도 4를 설명하기에 앞서, 제어신호 발생부(20)가 제어신호(WAR)를 발생하는 방법을 먼저 설명하기로 한다. Before describing FIG. 4, a method of generating the control signal WAR by the control signal generator 20 will be described.

계속하여 도면을 참조하면, 반도체 메모리 장치가 라이트 동작을 수행하는 경우, 라이트 활성화 신호(PW)는 하이 레벨을 가지고, 리드 동작을 수행하는 경우, 리드 활성화 신호(PR)는 하이 레벨을 가지게 됨을 알 수 있다. Subsequently, referring to the drawing, it is understood that when the semiconductor memory device performs a write operation, the write activation signal PW has a high level, and when the read operation is performed, the read activation signal PR has a high level. Can be.

먼저, 반도체 메모리 장치가 라이트 동작을 수행하는 경우(A), 제어신호 발생기(20)는 로우 레벨의 신호를 발생한다. First, when the semiconductor memory device performs a write operation (A), the control signal generator 20 generates a low level signal.

낸드 게이트(NAND)는 네 개의 인버터들(I1~I4)을 거친 앤드 게이트(AND)의 로우 레벨 신호와, 두개의 인버터들(I1, I2)을 거친 앤드 게이트(AND)의 로우 레벨 신호를 입력받고, 이를 낸드 조합하여 하이 레벨의 신호를 발생하고, 인버터(I5)는 낸드 게이트(NAND)의 출력 신호를 반전하여 로우 레벨의 제어신호(WAR)를 발생한다. The NAND gate inputs the low level signal of the AND gate AND through four inverters I1 to I4 and the low level signal of the AND gate AND through two inverters I1 and I2. The NAND combination generates a high level signal, and the inverter I5 inverts the output signal of the NAND gate NAND to generate a low level control signal WAR.

그리고 반도체 메모리 장치가 라이트 앤 리드 동작이 수행하면(B), 제어신호 발생기(20)의 앤드 게이트(AND)는 하이 레벨 신호를 발생한다. When the semiconductor memory device performs the write and read operation (B), the AND gate AND of the control signal generator 20 generates a high level signal.

낸드 게이트(NAND)는 네 개의 인버터들(I1~I4)을 거친 앤드 게이트(AND)의 하이 레벨 신호와, 두개의 인버터들(I1, I2)을 거친 앤드 게이트(AND)의 하이 레벨 신호를 입력받아 낸드 조합하여 로우 레벨의 신호를 발생하고, 인버터(I5)는 낸드 게이트(NAND)의 출력 신호를 반전하여 하이 레벨의 제어신호(WAR)를 발생하여 출력하여 준다. The NAND gate inputs the high level signal of the AND gate AND through the four inverters I1 to I4 and the high level signal of the AND gate AND through the two inverters I1 and I2. The NAND combination generates a low level signal, and the inverter I5 inverts the output signal of the NAND gate NAND to generate and output a high level control signal WAR.

이때 제어신호(WAR)를 네 개의 인버터들(I1~I4)을 의해 약간의 지연 시간을 가진다. At this time, the control signal WAR has a slight delay time through the four inverters I1 to I4.

그리고 소정의 시간이 경과하여 라이트 앤 리드 동작(B)이 완료되고, 리드 동작(C, D)만이 수행되면, 라이트 활성화 신호(PW)는 하이 레벨에서 로우 레벨로 변경되고, 제어신호 발생기(20)는 이에 응답하여 다시 로우 레벨의 제어신호(WAR)를 발생한다. When the write and read operation B is completed after a predetermined time has elapsed and only the read operations C and D are performed, the light activation signal PW is changed from a high level to a low level, and the control signal generator 20 ) Generates a low level control signal WAR again.

이와 같이, 제어신호 발생기(20)의 제어신호(WAR)는 라이트 앤 리드 동작이 수행되는 순간에만 잠시 활성화되는 펄스 신호이다. As such, the control signal WAR of the control signal generator 20 is a pulse signal that is briefly activated only at the moment when the write and read operation is performed.

이어서, 도 4를 참조하여 이상의 제어신호(WAR)를 이용하는 도 3의 내부전압 발생회로의 동작 방법을 설명하기로 한다. Next, an operation method of the internal voltage generation circuit of FIG. 3 using the above control signal WAR will be described with reference to FIG. 4.

먼저 반도체 메모리 장치가 라이트 동작을 수행하면, 내부전압 발생회로의 제어신호 발생부(20)는 로우 레벨의 제어신호(WAR)를 발생하고, 구동전류 발생부(12)의 엔모스 트랜지스터(N4)는 로우 레벨의 제어신호(WAR)에 의해 오프 상태가 된다. First, when the semiconductor memory device performs a write operation, the control signal generator 20 of the internal voltage generator generates a low level control signal WAR and the NMOS transistor N4 of the drive current generator 12. Is turned off by the low-level control signal WAR.

이에 비교전압 발생부(11)의 구동전류는 엔모스 트랜지스터(N3)의 드레인-소스 채널간의 전류(ISD(N3))가 되고, 비교전압 발생부(11)는 엔모스 트랜지스터(N3)의 드레인-소스 채널간의 전류(ISD(N3))에 상응하는 응답성을 가진다. Accordingly, the driving current of the comparison voltage generator 11 becomes a current between the drain and source channels of the NMOS transistor N3 (ISD (N3)), and the comparison voltage generator 11 drains the NMOS transistor N3. Has a response corresponding to the current between the source channels (ISD (N3)).

따라서 내부전압 발생회로의 비교부(10)와, 드라이버부(4)는 종래와 동일한 응답성을 가지며 1.2V의 내부전압(VINT)을 발생한다. Therefore, the comparison unit 10 and the driver unit 4 of the internal voltage generation circuit have the same responsiveness as before and generate an internal voltage VINT of 1.2V.

그리고 반도체 메모리 장치가 라이트 앤 리드 동작을 수행하면, 내부전압 발생회로의 제어신호 발생부(20)는 하이레벨의 제어신호(WAR)를 발생하고, 구동전류 발생부(12)의 엔모스 트랜지스터(N4)는 하이레벨의 제어신호(WAR)에 의해 온 상태가 된다. When the semiconductor memory device performs the write and read operation, the control signal generator 20 of the internal voltage generation circuit generates a high level control signal WAR and the NMOS transistor of the driving current generator 12. N4) is turned on by the high-level control signal WAR.

이에 비교부(10)의 구동전류는 엔모스 트랜지스터(N3)의 드레인-소스 채널간의 전류(IDS(N3))와 엔모스 트랜지스터(N4)의 드레인-소스 채널간의 전류(ISD(N4))를 합한 값이 된다. Accordingly, the driving current of the comparison unit 10 determines the current between the drain-source channel of the NMOS transistor N3 (IDS (N3)) and the current between the drain-source channel of the NMOS transistor N4 (ISD (N4)). Is the sum.

즉, 반도체 메모리 장치가 라이트 앤 리드 동작하는 경우(B)의 비교부(10)의 구동전류는 반도체 메모리 장치가 라이트 동작을 하는 경우(A)보다 엔모스 트랜지스터(N4)의 드레인-소스 채널간의 전류(IDS(N4)) 만큼 증가하게 되고, 내부전압 발 생회로의 응답성도 이에 따라 증가하게 된다. That is, the driving current of the comparator 10 in the case where the semiconductor memory device performs the write and read operation (B) is less than the drain-source channel of the NMOS transistor N4 than in the case in which the semiconductor memory device performs the write operation (A). This increases by the current IDS (N4), and the response of the internal voltage generator circuit increases accordingly.

따라서 내부전압 발생회로는 보다 빨리 내부전압(VINT)을 원상 복귀시켜 준다.Therefore, the internal voltage generation circuit restores the internal voltage VINT to its original state more quickly.

그리고 소정의 시간이 경과하여, 반도체 메모리 장치가 제 2 리드 동작(D)을 수행하면, 제어신호 발생부(20)는 다시 로우 레벨의 제어신호를 발생하고 구동전류 발생부(12)의 엔모스 트랜지스터(N4)도 다시 오프 상태가 된다. After a predetermined time has elapsed, when the semiconductor memory device performs the second read operation D, the control signal generator 20 generates a low level control signal again and the NMOS of the driving current generator 12. The transistor N4 is also turned off again.

이에 비교부(10)의 구동전류는 다시 피모스 트랜지스터의 드레인-소스 채널간의 전류(ISD(P3))가 되고, 내부전압 발생회로도 다시 피모스 트랜지스터의 드레인-소스 채널간의 전류(ISD(P3))에 상응하는 응답성을 가지게 된다. Accordingly, the driving current of the comparator 10 is again the current between the drain and source channels of the PMOS transistor (ISD (P3)), and the internal voltage generation circuit is again converted into the current between the drain and source channels of the PMOS transistor (ISD (P3)). Will have the corresponding responsiveness.

도 3 및 도 4에서 살펴본바와 같이 본 발명의 제 1 실시예에 따른 내부전압 발생회로는 제어신호 발생부(20)를 통해 반도체 메모리 장치가 라이트 앤 리드 동작을 수행하는 경우를 감지하여 제어신호(WAR)를 활성화하고, 비교부(10)의 이 제어신호(WAR)에 응답하여 구동전류를 증가시켜 준다. As shown in FIGS. 3 and 4, the internal voltage generation circuit according to the first exemplary embodiment of the present invention detects a case where the semiconductor memory device performs a write and read operation through the control signal generator 20 and controls the control signal ( WAR) is activated and the drive current is increased in response to this control signal WAR of the comparator 10.

즉, 반도체 메모리 장치가 라이트 앤 리드 동작을 수행하는 경우에만 비교부(10)의 응답성을 증대하여 전압 하강된 내부전압 발생회로의 내부전압을 보다 빨리 원상 복구한다. That is, only when the semiconductor memory device performs the write and read operation, the responsiveness of the comparator 10 is increased to restore the internal voltage of the internal voltage generation circuit having a voltage drop faster.

도 5는 본 발명의 제 2 실시예에 따른 내부전압 발생회로의 구성을 도시한 도면으로, 도 5의 내부전압 발생회로는 도 1의 비교부(1)와, 드라이버부(4)이외에, 도 3의 제어신호 발생기(20)와, 제어 회로(30)를 더 구비함을 알 수 있다. 5 is a diagram illustrating a configuration of an internal voltage generation circuit according to a second embodiment of the present invention. In addition to the comparison unit 1 and the driver unit 4 of FIG. 1, the internal voltage generation circuit of FIG. It can be seen that the control signal generator 20 of 3 and the control circuit 30 are further provided.

이때 도 1 및 도 3과 동일한 구성 및 동작을 수행하는 구성요소에 대해서는 도 1 및 도 3과 동일한 번호를 부여하고 이에 대한 상세한 설명은 생략하도록 한다. In this case, the components that perform the same configuration and operation as those of FIGS. 1 and 3 are assigned the same numbers as those of FIGS. 1 and 3, and detailed description thereof will be omitted.

도 5의 제어부(30)는 비교부(1)의 출력 단자(ND) 및 드라이버부(4)의 입력단자(ND)에 연결되는 드레인, 접지 전압이 인가되는 소스, 및 제어신호 발생기(20)의 출력단과 연결되는 게이트를 구비하는 엔모스 트랜지스터(N4)로 구현되고, 제어신호 발생부(20)로부터 제어신호(WAR)를 입력받으면, 드라이버부(4)로 인가되는 비교전압의 전압 레벨을 인위적으로 낮춰준다. The controller 30 of FIG. 5 includes a drain connected to the output terminal ND of the comparator 1 and the input terminal ND of the driver 4, a source to which a ground voltage is applied, and a control signal generator 20. The NMOS transistor N4 includes a gate connected to an output terminal of the NMOS transistor. When the control signal WAR is input from the control signal generator 20, the voltage level of the comparison voltage applied to the driver unit 4 is increased. Artificially lowers.

즉, 제어부(30)는 제어신호(WAR)를 입력받으면, 반도체 메모리 장치가 라이트 앤 리드 동작을 수행한다고 판단하고, 드라이버부(4)의 피모스 트랜지스터(P3)를 더 많이 턴 온 시켜, 드라이버부(4)가 인위적으로 상승된 내부전압(VINT)을 발생할 수 있도록 한다. That is, when the control unit 30 receives the control signal WAR, the controller 30 determines that the semiconductor memory device performs the write and read operation, turns on the PMOS transistor P3 of the driver unit 4 more, Negative (4) allows to generate an artificially elevated internal voltage (VINT).

이어서, 도 6을 참조하여 도 5의 내부전압 발생회로의 동작 방법을 설명하면 다음과 같다. Next, the operation method of the internal voltage generation circuit of FIG. 5 will be described with reference to FIG. 6.

먼저, 반도체 메모리 장치가 라이트 동작을 수행하면(A), 제어신호 발생부(20)는 로우 레벨의 제어신호(WAR)를 발생한다. First, when the semiconductor memory device performs a write operation (A), the control signal generator 20 generates a low level control signal WAR.

이에 제어부(30)의 엔모스 트랜지스터(N4)는 오프 상태가 되고, 내부전압 발생회로의 비교부(1)와, 드라이버부(4)는 종래와 동일하게 동작하여 1.2V의 내부전압(VINT)을 발생한다. Accordingly, the NMOS transistor N4 of the controller 30 is turned off, and the comparator 1 of the internal voltage generation circuit and the driver 4 operate in the same manner as in the prior art, and have an internal voltage VINT of 1.2V. Occurs.

그리고 반도체 메모리 장치가 라이트 앤 리드 동작을 수행하면(B), 제어신호 발생부(20)는 하이 레벨의 제어신호(WAR)를 발생한다. When the semiconductor memory device performs a write and read operation (B), the control signal generator 20 generates a high level control signal WAR.                     

제어부(30)의 엔모스 트랜지스터(N4)는 하이 레벨의 제어신호(WAR)에 응답하여 온되고, 온된 엔모스 트랜지스터(N4)의 드레인-소스 채널을 통해서는 소정의 전류(IDS(N4))가 흐르게 되어, 비교부(1)의 출력 노드(ND) 또는 제어부(30)의 엔모스 트랜지스터(N4)의 드레인(ND)에 인가된 비교전압의 전압 레벨은 강하된다. The NMOS transistor N4 of the controller 30 is turned on in response to the high level control signal WAR, and a predetermined current IDS N4 is passed through the drain-source channel of the turned on NMOS transistor N4. Flows, and the voltage level of the comparison voltage applied to the output node ND of the comparator 1 or the drain ND of the NMOS transistor N4 of the controller 30 drops.

드라이버부(4)의 피모스 트랜지스터(P3)는 강하된 비교전압에 의해 더 많이 온되어, 피모스 트랜지스터(P3)의 소스-드레인 채널을 통해 흐르는 전류량(ISD(P3))은 증가되고, 드라이버부(4)의 출력 단자 또는 피모스 트랜지스터(P3)의 드레인에 인가되는 내부전압(VINT)은 인위적으로 상승된다. The PMOS transistor P3 of the driver unit 4 is turned on more by the dropped comparison voltage, so that the amount of current ISD (P3) flowing through the source-drain channel of the PMOS transistor P3 is increased, and the driver The internal voltage VINT applied to the output terminal of the section 4 or the drain of the PMOS transistor P3 is artificially raised.

그리고 소정의 시간이 경과하여, 반도체 메모리 장치가 리드 동작만을 수행하면(C, D), 제어신호 발생부(20)는 로우 레벨의 라이트 활성화 신호(PW)와 하이 레벨의 리드 신호(PR)를 입력받아 다시 로우 레벨의 제어신호(WAR)를 발생한다. When a predetermined time has elapsed and the semiconductor memory device only performs a read operation (C, D), the control signal generator 20 may provide a low level write activation signal PW and a high level read signal PR. It receives the input and generates the low level control signal WAR again.

이에 제어부(30)의 엔모스 트랜지스터(N4)는 오프 상태가 되고, 비교부(1)와, 드라이버부(4)는 종래와 동일하게 동작하여 1.5V의 내부전압(VINT)을 발생한다.As a result, the NMOS transistor N4 of the controller 30 is turned off, and the comparator 1 and the driver 4 operate in the same manner as in the prior art to generate an internal voltage VINT of 1.5V.

도 5 및 도 6에서 살펴본바와 같이 본 발명의 제 2 실시예에 따른 내부전압 발생회로는 제어신호 발생부(20)를 통해 반도체 메모리 장치가 라이트 앤 리드 동작을 수행하는 경우를 감지하여 제어신호(WAR)를 활성화하고, 제어부(30) 및 드라이버부(4)는 이 제어신호에 응답하여 내부전압(VINT)을 인위적으로 상승시켜 준다. As shown in FIGS. 5 and 6, the internal voltage generation circuit according to the second embodiment of the present invention detects a case where the semiconductor memory device performs a write and read operation through the control signal generator 20 and controls the control signal ( WAR), and the controller 30 and the driver 4 artificially raise the internal voltage VINT in response to this control signal.

도 7은 본 발명의 제 3 실시예에 따른 내부전압 발생회로의 구성을 도시한 도면이다. 7 is a diagram illustrating a configuration of an internal voltage generation circuit according to a third embodiment of the present invention.                     

도면에 도시된 바와 같이, 도 8의 내부전압 발생회로는 도 1과 동일한 구성 및 동작을 수행하는 제 1 내부전압 발생회로(40)와 반도체 메모리 장치가 라이트 앤 리드 동작을 수행하는 경우에만 내부전압(VINT)을 발생하는 제 2 내부전압 발생회로(50)를 구비한다.As shown in FIG. 8, the internal voltage generation circuit of FIG. 8 may use the internal voltage generation circuit 40 only when the first internal voltage generation circuit 40 and the semiconductor memory device perform the same configuration and operation as those of FIG. 1. A second internal voltage generation circuit 50 for generating (VINT) is provided.

제 1 내부전압 발생회로(40)는 도 1의 내부전압 발생회로와 동일한 구성 및 동작을 수행하므로 상세한 설명은 생략하도록 한다. Since the first internal voltage generation circuit 40 performs the same configuration and operation as the internal voltage generation circuit of FIG. 1, a detailed description thereof will be omitted.

제 2 내부전압 발생회로(50)는 비교부(51)와, 드라이버부(54), 및 제어신호 발생부(55)를 구비하고, 비교부(50)는 비교전압 발생부(51)와 구동전류 발생부(52)를 구비한다. The second internal voltage generation circuit 50 includes a comparator 51, a driver 54, and a control signal generator 55, and the comparator 50 is driven with the comparison voltage generator 51. A current generator 52 is provided.

비교부(50)의 비교전압 발생부(51)는 피모스 및 엔모스 트랜지스터들(P4, P5, N4, N5)로 구성되어 기준 전압(VREF)과 피드백되는 내부전압(VINT)을 비교하고, 비교 결과에 따른 비교전압을 발생한다. The comparison voltage generator 51 of the comparator 50 includes PMOS and NMOS transistors P4, P5, N4, and N5 to compare the reference voltage VREF with the internal voltage VINT fed back. Generate a comparison voltage according to the comparison result.

비교부(50)의 구동전류 발생부(52)는 엔모스 트랜지스터(N6)로 구현되며, 엔모스 트랜지스터(N6)는 제어신호 발생부(55)의 제어신호(WAR)에 응답하여 비교전압 발생부(51)의 구동전류(IDS(N6))를 발생한다. The driving current generator 52 of the comparator 50 is implemented with an NMOS transistor N6, and the NMOS transistor N6 generates a comparison voltage in response to the control signal WAR of the control signal generator 55. The drive current IDS N6 of the unit 51 is generated.

드라이버부(54) 및 제어신호 발생부(55)는 도 3의 드라이버부(4) 및 제어신호 발생부(20)와 동일한 동작을 수행하므로, 이에 대한 상세한 설명은 생략한다. Since the driver 54 and the control signal generator 55 perform the same operations as the driver 4 and the control signal generator 20 of FIG. 3, a detailed description thereof will be omitted.

이하에서 도 8을 참조하여 도 7의 내부전압 발생회로의 동작 방법을 설명하면 다음과 같다. Hereinafter, an operation method of the internal voltage generation circuit of FIG. 7 will be described with reference to FIG. 8.

이때, 제 1 내부전압 발생기(40)는 종래와 동일하게 동작하여 제어신호 발생 부(55)의 동작과 상관없이 내부전압(VINT)을 발생한다. In this case, the first internal voltage generator 40 operates in the same manner as the conventional method to generate the internal voltage VINT regardless of the operation of the control signal generator 55.

반면에 제 2 내부전압 발생기(50)는 제어신호 발생부(55)의 제어신호(WAR)에 따라 아래와 같이 내부전압(VINT)을 발생하여 준다. On the other hand, the second internal voltage generator 50 generates the internal voltage VINT according to the control signal WAR of the control signal generator 55 as follows.

먼저, 반도체 메모리 장치가 라이트 동작을 수행하는 경우(A), 제어신호 발생부(55)는 로우 레벨의 제어신호(WAR)를 발생한다. First, when the semiconductor memory device performs a write operation (A), the control signal generator 55 generates a low level control signal WAR.

그러면 제 2 내부전압 발생기(50)의 구동전류 발생부(52)의 엔모스 트랜지스터(N6)는 로우 레벨의 제어신호(WAR)에 따라 오프되어 구동전류(IDS(N6))를 발생하지 않는다. 이에 비교부(50)는 비활성화 상태가 되어, 비교전압을 발생하지 않고, 드라이버부(54)의 피모스 트랜지스터(P6)도 내부전압(VINT)을 발생하지 않는다. Then, the NMOS transistor N6 of the driving current generator 52 of the second internal voltage generator 50 is turned off according to the low level control signal WAR so that the driving current IDS (N6) is not generated. Accordingly, the comparator 50 is in an inactive state, does not generate a comparison voltage, and the PMOS transistor P6 of the driver 54 does not generate an internal voltage VINT.

이에 반도체 메모리 장치가 라이트 동작을 수행하는 경우, 내부전압 발생기는 내부 회로로 제 1 내부전압 발생기(40)의 내부전압(VINT)만을 인가한다. When the semiconductor memory device performs a write operation, the internal voltage generator applies only the internal voltage VINT of the first internal voltage generator 40 to the internal circuit.

이어서 반도체 메모리 장치가 라이트 앤 리드 동작을 수행하면(B), 제어신호 발생부(55)는 하이 레벨의 제어신호(WAR)를 발생하면, 제 2 내부전압 발생기(50)의 구동전류 발생부(52)의 엔모스 트랜지스터(N6)는 하이 레벨의 제어신호(WAR)를 수신하여 온되어 구동전류(IDS(N6))를 발생한다. Subsequently, when the semiconductor memory device performs a write and read operation (B), when the control signal generator 55 generates a high level control signal WAR, the driving current generator of the second internal voltage generator 50 ( The NMOS transistor N6 of 52 receives the high level control signal WAR to be turned on to generate the driving current IDS (N6).

이에 비교부(51)는 활성화 상태가 되어, 기준 전압(VREF)과 피드백되는 내부전압(VINT)을 비교하여 비교전압을 발생하고, 드라이버부(54)의 피모스 트랜지스터(P6)는 비교전압에 응답하여 외부전압(VEXT)으로부터 소정의 전압 레벨(α)을 가지는 내부전압(VINT)을 발생한다. Accordingly, the comparator 51 is activated and generates a comparison voltage by comparing the reference voltage VREF with the internal voltage VINT fed back, and the PMOS transistor P6 of the driver unit 54 is connected to the comparison voltage. In response, an internal voltage VINT having a predetermined voltage level α is generated from the external voltage VEXT.

이에 반도체 메모리 장치가 라이트 앤 리드 동작을 수행하는 경우(B), 내부 전압 발생기는 내부 회로로 제 1 내부전압 발생기(40)와 제 2 내부전압 발생기(50)의 내부전압(VINT)을 함께 인가한다. Therefore, when the semiconductor memory device performs the write and read operation (B), the internal voltage generator applies the internal voltage VINT of the first internal voltage generator 40 and the second internal voltage generator 50 together to the internal circuit. do.

그리고 소정의 시간이 경과하여, 반도체 메모리 장치가 리드 동작만을 수행하면(C, D), 제어신호 발생부(20)는 다시 로우 레벨의 제어신호(WAR)를 발생한다. When a predetermined time has elapsed and the semiconductor memory device only performs a read operation (C, D), the control signal generator 20 generates a low level control signal WAR again.

그러면 제 2 내부전압 발생기(50)는 구동전류 발생부(52)의 엔모스 트랜지스터(N6)는 로우 레벨의 제어신호(WAR)에 따라 다시 오프되어 구동전류(IDS(N6))를 발생하지 않는다. 이에 비교부(51)는 비활성화 상태가 되고, 드라이버부(54)의 피모스 트랜지스터(P6)도 내부전압(VINT)을 발생하지 않는다. Then, the second internal voltage generator 50 is turned off again in accordance with the low level control signal WAR of the NMOS transistor N6 of the driving current generator 52 so as not to generate the driving current IDS (N6). . Accordingly, the comparator 51 is in an inactive state, and the PMOS transistor P6 of the driver 54 does not generate an internal voltage VINT.

이에 반도체 메모리 장치가 리드 동작만을 수행하는 경우(C, D), 내부전압 발생기는 내부 회로로 다시 제 1 내부전압 발생기(40)의 내부전압(VINT)만을 인가한다. When the semiconductor memory device performs only the read operation (C, D), the internal voltage generator applies only the internal voltage VINT of the first internal voltage generator 40 back to the internal circuit.

도 7 및 도 8에서 살펴본바와 같이 본 발명의 제 3 실시예에 따른 내부전압 발생회로는 제어신호 발생부(55)의 동작과 관련없이 동작되는 제 1 내부전압 발생회로와. 제어신호 발생부의 제어에 의해 동작되는 제 2 내부전압 발생회로를 구비하여 준다. 이에 본 발명의 내부전압 발생회로는 반도체 메모리 장치가 라이트 앤 리드 동작을 수행하는 경우에만, 제 2 내부전압 발생회로를 통해 내부전압을 더 발생하고, 이를 내부회로로 인가하여 준다. As shown in FIGS. 7 and 8, the internal voltage generation circuit according to the third embodiment of the present invention includes a first internal voltage generation circuit that is operated regardless of the operation of the control signal generator 55. A second internal voltage generation circuit operated by the control of the control signal generator is provided. Accordingly, the internal voltage generation circuit of the present invention further generates an internal voltage through the second internal voltage generation circuit and applies it to the internal circuit only when the semiconductor memory device performs the write and read operation.

그리고 도 7의 실시예에서는 제 1 내부전압 발생회로와 제 2 내부전압 발생회로를 각각 하나씩 구비하는 경우를 한정하여 설명하였지만, 실제의 실시예에서는 제 1 내부전압 발생회로와 제 2 내부전압 발생회로를 복수개 구비하여 줄 수 있음 은 당연하다. In the embodiment of FIG. 7, the case in which the first internal voltage generation circuit and the second internal voltage generation circuit are provided is limited to one example. However, in the practical embodiment, the first internal voltage generation circuit and the second internal voltage generation circuit are provided. Of course, it can be provided with a plurality of.

또한 본 발명의 실시예들에서는 라이트 앤 리드 동작을 반도체 메모리 장치의 소모 파워가 큰 동작이 수행된 직후에 다른 동작이 연달아 수행되는 일예로 한정하여 설명하였지만, 실제의 실시예에서는 상기의 설명과 동일한 효과가 발생하는 모든 동작들이 적용될 수 있음은 당연하다. In addition, in the exemplary embodiments of the present invention, the write and read operation is limited to an example in which another operation is performed immediately after the operation in which the semiconductor memory device consumes a large amount of power is performed. Naturally, all the actions in which the effect occurs can be applied.

상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 해당 업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and modified within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. It will be appreciated that it can be changed.

따라서 본 발명의 내부전압 발생회로는 외부의 커맨드 신호의 조합을 통해 소모 파워가 큰 동작이 수행된 직후에 다른 동작이 연달아 수행되는 경우를 감지하고, 이러한 경우에는 내부전압 발생회로의 비교부 또는 드라이버의 구동능력을 인위적으로 향상시켜 준다. 이에 본 발명의 내부전압 발생회로는 항상 안정된 내부전압을 내부 회로에 제공하여 준다. Therefore, the internal voltage generation circuit of the present invention detects a case where another operation is performed immediately after a large power consumption operation is performed through a combination of external command signals, and in this case, a comparison unit or driver of the internal voltage generation circuit. It artificially improves the driving ability of Therefore, the internal voltage generation circuit of the present invention always provides a stable internal voltage to the internal circuit.

Claims (16)

제어신호에 응답하여 구동전류를 변경하고, 상기 구동전류를 사용하여 기준전압과 피드백되는 내부전압을 비교하고, 비교전압을 발생하는 비교 수단;Comparison means for changing a drive current in response to a control signal, comparing a reference voltage with an internal voltage fed back using the drive current, and generating a comparison voltage; 상기 비교 수단의 비교전압에 응답하여 상기 외부전압으로부터 상기 내부전압을 발생하는 드라이버 수단; 및Driver means for generating said internal voltage from said external voltage in response to a comparison voltage of said comparing means; And 외부로부터 인가되는 커맨드 신호들을 조합하여, 소모 파워가 큰 동작이 수행된 직후에 다른 동작이 연달아 수행됨이 감지되면, 상기 제어신호를 발생하는 제어신호 발생 수단을 구비하는 것을 특징으로 하는 내부전압 발생회로.An internal voltage generation circuit comprising a control signal generation means for generating the control signal when a combination of command signals applied from the outside is sensed that another operation is performed successively immediately after the operation having a large power consumption is performed; . 제 1 항에 있어서, 상기 제어신호 발생 수단은The method of claim 1, wherein the control signal generating means 상기 외부로부터 인가되는 커맨드 신호들을 논리 조합하여 상기 제어신호를 발생하는 논리 게이트들; 및 Logic gates configured to logically combine the command signals applied from the outside to generate the control signal; And 상기 제어신호를 지연시킨 후 출력하는 지연 수단을 구비하는 것을 특징으로 하는 내부전압 발생회로.And a delay means for delaying the control signal and outputting the delayed control signal. 제 1 항에 있어서, 상기 제어신호는 The method of claim 1, wherein the control signal 상기 소모 파워가 큰 동작이 수행된 직후에 다른 동작이 연달아 수행됨이 감지된 경우에만, 활성화되는 펄스 신호인 것을 특징으로 하는 내부전압 발생회로.And a pulse signal that is activated only when it is detected that another operation is performed successively immediately after the operation having a large power consumption is performed. 제 1 항에 있어서, 상기 비교 수단은The method of claim 1, wherein the comparing means 상기 구동전류를 사용하여 기준전압과 피드백되는 내부전압을 비교하고, 비교전압을 발생하는 비교전압 발생부; 및A comparison voltage generator for comparing a reference voltage with an internal voltage fed back using the driving current and generating a comparison voltage; And 상기 제어신호가 비활성화되면, 상기 비교전압 발생부의 제 1 구동전류를 발생하고, 상기 제어신호가 활성화되면, 상기 제 1 구동전류보다 큰 값을 가지는 제 2 구동전류를 발생하는 구동전류 발생부를 구비하는 것을 특징으로 하는 내부전압 발생회로.When the control signal is inactivated, to generate a first driving current of the comparison voltage generating unit, and if the control signal is activated, a driving current generating unit for generating a second driving current having a value greater than the first driving current; Internal voltage generating circuit, characterized in that. 제 4 항에 있어서, 상기 구동전류 발생부는 The method of claim 4, wherein the driving current generating unit 상기 외부전압에 응답하여 상기 제 1 구동전류를 발생하는 제 1 트랜지스터; 및A first transistor generating the first driving current in response to the external voltage; And 상기 제어신호에 응답하여 제 3 구동전류를 발생하는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 내부전압 발생회로.And a second transistor for generating a third driving current in response to the control signal. 제 5 항에 있어서, 상기 제 2 구동전류는 The method of claim 5, wherein the second driving current 상기 제 1 구동전류와 상기 제 3 구동전류를 합한 것인 것을 특징으로 하는 내부전압 발생회로.And the first driving current and the third driving current are added together. 기준전압과 피드백되는 상기 내부전압을 비교하여 비교전압을 발생하는 비교 수단;Comparison means for generating a comparison voltage by comparing a reference voltage with the internal voltage fed back; 상기 비교 수단의 비교전압에 응답하여 외부전압으로부터 내부전압을 발생하는 드라이버 수단;Driver means for generating an internal voltage from an external voltage in response to a comparison voltage of said comparing means; 외부로부터 인가되는 커맨드 신호들을 조합하여, 소모 파워가 큰 동작이 수행된 직후에 다른 동작이 연달아 수행됨이 감지되면, 제어신호를 발생하는 제어신호 발생 수단; 및 A control signal generating means for combining the command signals applied from the outside to generate a control signal when it is detected that another operation is performed successively immediately after the operation having a large power consumption is performed; And 상기 제어신호에 따라 상기 드라이버 수단에 인가되는 상기 비교전압의 전압 레벨을 변경하는 제어 수단을 구비하는 것을 특징으로 하는 내부전압 발생회로.And control means for changing a voltage level of said comparison voltage applied to said driver means in accordance with said control signal. 제 7 항에 있어서, 상기 제어신호 발생 수단은The method of claim 7, wherein the control signal generating means 상기 외부로부터 인가되는 커맨드 신호들을 논리 조합하여 상기 제어신호를 발생하는 논리 게이트들; 및 Logic gates configured to logically combine the command signals applied from the outside to generate the control signal; And 상기 제어신호를 지연시킨 후 출력하는 지연 수단을 구비하는 것을 특징으로 하는 내부전압 발생회로.And a delay means for delaying the control signal and outputting the delayed control signal. 제 7 항에 있어서, 상기 제어신호는 The method of claim 7, wherein the control signal is 상기 소모 파워가 큰 동작이 수행된 직후에 다른 동작이 연달아 수행됨이 감지된 경우에만, 활성화되는 펄스 신호인 것을 특징으로 하는 내부전압 발생회로.And a pulse signal that is activated only when it is detected that another operation is performed successively immediately after the operation having a large power consumption is performed. 제 7 항에 있어서, 상기 제어 수단은The method of claim 7, wherein the control means 상기 제어신호가 활성화되면, 상기 비교전압을 인위적으로 강하시킨 후, 상 기 드라이버 수단으로 인가하는 트랜지스터인 것을 내부전압 발생회로.And a transistor for artificially lowering the comparison voltage when the control signal is activated and then applying the same to the driver means. 외부전압에 응답하여 구동전류를 발생하고, 상기 구동전류를 사용하여 기준전압과 피드백되는 내부전압을 비교하여, 상기 외부전압으로부터 상기 내부전압을 발생하는 제 1 내부전압 발생회로; 및 A first internal voltage generation circuit configured to generate a drive current in response to an external voltage, and compare the internal voltage fed back with a reference voltage using the drive current to generate the internal voltage from the external voltage; And 소모 파워가 큰 동작이 수행된 직후에 다른 동작이 연달아 수행되는 경우에만 상기 구동전류를 발생하고, 상기 구동전류를 사용하여 기준전압과 피드백되는 내부전압을 비교하여, 상기 외부전압으로부터 상기 내부전압을 발생하는 제 2 내부전압 발생회로를 구비하는 것을 특징으로 하는 내부전압 발생회로.The driving current is generated only when another operation is performed immediately after the operation having a large power consumption, and the internal voltage is converted from the external voltage by comparing the internal voltage fed back with the reference voltage using the driving current. And a second internal voltage generator circuit for generating the internal voltage generator circuit. 제 11 항에 있어서, 상기 제 2 내부전압 발생회로는The method of claim 11, wherein the second internal voltage generation circuit 제어신호에 응답하여 구동전류를 발생하고, 상기 구동전류를 사용하여 기준전압과 피드백되는 내부전압을 비교하고, 비교전압을 발생하는 비교 수단;Comparison means for generating a drive current in response to a control signal, comparing the internal voltage fed back with a reference voltage using the drive current, and generating a comparison voltage; 상기 비교 수단의 비교전압에 응답하여 상기 외부전압으로부터 상기 내부전압을 발생하는 드라이버 수단; 및Driver means for generating said internal voltage from said external voltage in response to a comparison voltage of said comparing means; And 외부로부터 인가되는 커맨드 신호들을 조합하여, 소모 파워가 큰 동작이 수행된 직후에 다른 동작이 연달아 수행됨이 감지되면, 상기 제어신호를 발생하는 제어신호 발생 수단을 구비하는 것을 특징으로 하는 내부전압 발생회로.An internal voltage generation circuit comprising a control signal generation means for generating the control signal when a combination of command signals applied from the outside is sensed that another operation is performed successively immediately after the operation having a large power consumption is performed; . 제 11 항에 있어서, 상기 제어신호 발생 수단은The method of claim 11, wherein the control signal generating means 상기 외부로부터 인가되는 커맨드 신호들을 논리 조합하여 상기 제어신호를 발생하는 논리 게이트들; 및 Logic gates configured to logically combine the command signals applied from the outside to generate the control signal; And 상기 제어신호를 지연시킨 후 출력하는 지연 수단을 구비하는 것을 특징으로 하는 내부전압 발생회로.And a delay means for delaying the control signal and outputting the delayed control signal. 제 11 항에 있어서, 상기 제어신호는 The method of claim 11, wherein the control signal 상기 소모 파워가 큰 동작이 수행된 직후에 다른 동작이 연달아 수행됨이 감지된 경우에만, 활성화되는 펄스 신호인 것을 특징으로 하는 내부전압 발생회로.And a pulse signal that is activated only when it is detected that another operation is performed successively immediately after the operation having a large power consumption is performed. 제 11 항에 있어서, 상기 비교 수단은12. The apparatus of claim 11, wherein the comparing means 상기 구동전류를 사용하여 기준전압과 피드백되는 내부전압을 비교하고, 비교전압을 발생하는 비교전압 발생부; 및A comparison voltage generator for comparing a reference voltage with an internal voltage fed back using the driving current and generating a comparison voltage; And 상기 제어신호가 활성화되면, 상기 구동전류를 발생하는 구동전류 발생부를 구비하는 것을 특징으로 하는 내부전압 발생회로.And a driving current generator for generating the driving current when the control signal is activated. 제 15 항에 있어서, 상기 구동전류 발생부는 The method of claim 15, wherein the drive current generating unit 상기 제어신호에 응답하여 상기 구동전류를 발생하는 트랜지스터를 구비하는 것을 특징으로 하는 내부전압 발생회로.And a transistor for generating the driving current in response to the control signal.
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KR100851998B1 (en) * 2007-03-12 2008-08-13 주식회사 하이닉스반도체 Internal voltage generator circuit of semiconductor integrated circuit

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