KR100668960B1 - Metal line in semiconductor device and fabricating method threof - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 기판 위에 제1 배선을 형성하는 단계, 제1 배선을 덮은 층간 절연막을 형성하는 단계, 층간 절연막에 제1 배선을 노출하는 접촉구를 형성하는 단계, 접촉구 및 층간 절연막 위에 확산 방지막, 제1 도전막을 형성하는 단계, 제1 도전막의 상부를 화학적 기계적 연마로 일부 제거하는 단계, 제1 도전막 위에 제2 도전막 및 제3 도전막을 적층하는 단계, 선택적 식각 공정으로 제3 도전막, 제2 도전막, 제1 도전막 및 확산 방지막을 식각하여 제1 배선과 연결되는 제2 배선을 형성하는 단계를 포함한다.In the method of forming a metal wiring of a semiconductor device according to the present invention, forming a first wiring on a substrate, forming an interlayer insulating film covering the first wiring, forming a contact hole for exposing the first wiring on the interlayer insulating film, Forming a diffusion barrier film and a first conductive film on the contact hole and the interlayer insulating film, partially removing the upper portion of the first conductive film by chemical mechanical polishing, laminating a second conductive film and a third conductive film on the first conductive film, And etching the third conductive film, the second conductive film, the first conductive film, and the diffusion barrier layer by a selective etching process to form a second wiring connected to the first wiring.

금속배선, 반도체, 터치업, 스크래치Metallization, Semiconductor, Touch Up, Scratch

Description

반도체 소자의 금속 배선 및 그의 형성 방법{METAL LINE IN SEMICONDUCTOR DEVICE AND FABRICATING METHOD THREOF}Metal wiring of a semiconductor device and a method of forming the same {METAL LINE IN SEMICONDUCTOR DEVICE AND FABRICATING METHOD THREOF}

도 1a 내지 도 1c는 종래 반도체 소자의 다층 배선 형성방법을 설명하기 위한 순차적 공정 단면도이다.1A to 1C are sequential process cross-sectional views for explaining a method of forming a multilayer wiring of a conventional semiconductor device.

도 2는 본 발명의 한 실시예에 따른 반도체 소자를 도시한 단면도이다.2 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.

도 3a 내지 도 3c는 도 2의 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 순차적 공정 단면도이다.3A to 3C are sequential process cross-sectional views for describing a method for forming metal wirings of a semiconductor device according to the exemplary embodiment of FIG. 2.

본 발명은 반도체 소자의 금속 배선 및 그의 제조방법에 관한 것으로, 특히 반도체 소자의 다층 배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a metal wiring of a semiconductor device and a manufacturing method thereof, and more particularly to a method of forming a multilayer wiring of a semiconductor device.

일반적으로, 배선 기술은 집적회로(Integrated Circuit; IC)에서 트랜지스터의 상호 연결회로, 전원공급 및 신호전달의 통로를 구현하는 기술을 말한다.In general, the wiring technology refers to a technology that implements the interconnection circuit of the transistor, the power supply and the signal transmission path in an integrated circuit (IC).

최근에는 반도체 소자의 고집적화에 따라 디자인룰(desigh rule)이 감소하면서 배선을 다층으로 형성하고 있다. 이에 따라, 층간 배선들을 전기적으로 연결시키기 위한 콘택공정이 요구된다. 여기서, 콘택공정은 통상적으로 층간절연막을 식 각하여 콘택홀을 형성하고, 콘택홀에 도전물질을 매립하여 콘택 플러그를 형성하는 과정으로 이루어진다. In recent years, as the integration of semiconductor devices increases, a design rule is reduced and wirings are formed in multiple layers. Accordingly, a contact process for electrically connecting the interlayer wirings is required. In this case, the contact process typically includes forming a contact hole by etching an interlayer insulating film, and forming a contact plug by embedding a conductive material in the contact hole.

이러한 종래의 반도체 소자의 다층 배선 형성방법을 도 1a 내지 도 1c를 참조하여 설명한다.A method of forming a multilayer wiring of the conventional semiconductor device will be described with reference to FIGS. 1A to 1C.

도 1a에 도시한 바와 같이, 반도체 기판(10) 위에 제1 배선(12)이 형성되어 있고, 제1 배선(12)을 덮는 제 1 층간절연막(14)을 형성한다. As shown in FIG. 1A, the first wiring 12 is formed on the semiconductor substrate 10, and the first interlayer insulating film 14 covering the first wiring 12 is formed.

그리고 선택적 식각 공정으로 제 1 층간절연막(14)에 제1 배선(12)을 노출하는 접촉구(T)를 형성하고, 접촉구(T) 내부를 따라 얇은 제1 도전막(16A)을 형성한다. 이후 제1 도전막(16A)에 의해 형성되는 접촉구(T) 내부를 채우도록 제2 도전막(18A)을 형성한다. In addition, a contact hole T exposing the first wiring 12 is formed in the first interlayer insulating layer 14 by a selective etching process, and a thin first conductive layer 16A is formed along the inside of the contact hole T. . Thereafter, the second conductive film 18A is formed to fill the inside of the contact hole T formed by the first conductive film 16A.

다음 도 1b에 도시한 바와 같이, 제1 층간 절연막(14)이 노출될 때까지 화학적 기계적 연마 또는 에치백 공정 등으로 제2 및 제1 도전막(18A, 16A)을 제거하여 접촉구(T) 내부에 매립된 플러그(20)를 형성한다. 이때, 연마 공정에 의한 불순물 등이 제1 층간 절연막(14) 상부에 잔존할 수 있으므로 층간 절연막(14)의 표면을 일부 제거하는 터치업(touch up) 공정을 진행한다. Next, as shown in FIG. 1B, the second and first conductive layers 18A and 16A are removed by a chemical mechanical polishing or etch back process until the first interlayer insulating layer 14 is exposed, and the contact hole T is removed. A plug 20 embedded therein is formed. At this time, since impurities due to the polishing process may remain on the first interlayer insulating layer 14, a touch up process of removing a part of the surface of the interlayer insulating layer 14 is performed.

그리고 도 1c에 도시한 바와 같이, 플러그(20) 상부에 제2 도전막을 형성하고 선택적 식각 공정으로 패터닝하여 플러그(20)와 전기적으로 연결되는 제2 배선(22)을 형성한다. As shown in FIG. 1C, a second conductive layer is formed on the plug 20 and patterned by a selective etching process to form a second wiring 22 electrically connected to the plug 20.

이상 설명한 종래의 방법으로 다층 배선을 형성하면 연마 후 터치업 공정을 실시하게 되는데 터치업 공정은 층간 절연막 표면에 긁힘(scrach)을 유발하고, 일 부가 벗겨지는 현상이 발생한다. When the multi-layered wiring is formed by the conventional method described above, the touch-up process is performed after polishing, and the touch-up process causes scratches on the surface of the interlayer insulating film, and a part of peeling occurs.

이러한 긁힘이나 벗겨짐은 후속 박막과의 접촉 불량으로 이어져 비트불량(bit fail)등을 유발하여 반도체 소자의 수율 및 신뢰성을 떨어뜨린다. Such scratches or peelings lead to poor contact with subsequent thin films, causing bit failures, etc., resulting in lower yield and reliability of semiconductor devices.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 반도체 소자의 다층 배선 형성을 위한 플러그 형성 공정에서 긁힘이나 벗겨짐을 최소화하여 소자의 수율 및 신뢰성을 향상시키는데 그 목적이 있다.The present invention is to solve the conventional problems as described above, the object of the present invention is to improve the yield and reliability of the device by minimizing scratches and peeling in the plug forming process for forming a multilayer wiring of the semiconductor device.

상기한 목적을 달성하기 위해서 본 발명은 기판 위에 제1 배선을 형성하는 단계, 제1 배선을 덮은 층간 절연막을 형성하는 단계, 층간 절연막에 제1 배선을 노출하는 접촉구를 형성하는 단계, 접촉구 및 층간 절연막 위에 확산 방지막, 제1 도전막을 형성하는 단계, 제1 도전막의 상부를 화학적 기계적 연마로 일부 제거하는 단계, 제1 도전막 위에 제2 도전막 및 제3 도전막을 적층하는 단계, 선택적 식각 공정으로 제3 도전막, 제2 도전막, 제1 도전막 및 확산 방지막을 식각하여 제1 배선과 연결되는 제2 배선을 형성하는 단계를 포함한다.In order to achieve the above object, the present invention provides a method for forming a first wiring on a substrate, forming an interlayer insulating film covering the first wiring, forming a contact hole exposing the first wiring on the interlayer insulating film, and a contact hole. And forming a diffusion barrier film and a first conductive film on the interlayer insulating film, partially removing an upper portion of the first conductive film by chemical mechanical polishing, and stacking a second conductive film and a third conductive film on the first conductive film, selective etching. And etching the third conductive film, the second conductive film, the first conductive film, and the diffusion barrier to form a second wiring connected to the first wiring.

여기서 제1 도전막은 약300Å의 두께로 남겨지도록 연마하는 것이 바람직하다.The first conductive film is preferably polished so as to be left at a thickness of about 300 kPa.

상기한 다른 목적을 달성하기 위한 반도체 소자의 금속 배선은 기판, 기판 위에 형성되어 있는 제1 배선, 제1 배선을 노출하는 접촉구를 가지는 층간 절연막, 층간 절연막 위에 접촉구의 폭보다 넓은 폭을 가지며 접촉구를 통해 제1 배선과 연결되 는 제2 배선을 포함한다.The metal wiring of the semiconductor device for achieving the above another object has a substrate, a first wiring formed on the substrate, an interlayer insulating film having a contact hole for exposing the first wiring, a contact having a width wider than the width of the contact hole on the interlayer insulating film And a second wire connected to the first wire through the sphere.

여기서 제2 배선은 접촉구 내부 및 층간 절연막 상부에 형성되어 있는 확산 방지층, 확산 방지층 위에 형성되어 있는 제1 도전층, 제1 도전층 위에 적층되어 있는 제2 및 제3 도전층을 포함한다. Here, the second wiring includes a diffusion barrier layer formed in the contact hole and an upper portion of the interlayer insulating film, a first conductive layer formed on the diffusion barrier layer, and second and third conductive layers stacked on the first conductive layer.

그리고 제1 도전층은 텅스텐으로 이루어지고, 제2 도전층은 알루미늄 또는 알루미늄 합금으로 이루어지고, 제3 도전층은 티타늄 또는 티타늄 합금으로 이루어진다. The first conductive layer is made of tungsten, the second conductive layer is made of aluminum or an aluminum alloy, and the third conductive layer is made of titanium or a titanium alloy.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a portion of a layer, film, region, plate, etc. is said to be "on top" of another part, this includes not only when the other part is "right on" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

이제 첨부한 도면을 참조하여 본 발명의 한 실시예에 따른 반도체 소자 및 그의 제조 방법에 대해서 설명한다. Hereinafter, a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명에 따른 반도체 소자의 단면도이다.2 is a cross-sectional view of a semiconductor device according to the present invention.

도 2에 도시한 바와 같이, 게이트, 소스, 드레인으로 이루어지는 트랜지스터(transistor), 캐패시터(capacitor) 등의 개별 소자, 하부 금속 배선 또는 층간 절연막을 포함하는 반도체 기판(100) 위에는 제1 배선(102)이 형성되어 있다. As shown in FIG. 2, a first wiring 102 is disposed on a semiconductor substrate 100 including individual elements such as transistors and capacitors including a gate, a source, and a drain, a lower metal wiring, or an interlayer insulating film. Is formed.

그리고 제1 배선(102)을 덮는 층간 절연막(106)이 형성되어 있다. 층간 절연막(106)은 산화 물질로 이루어진다. An interlayer insulating film 106 covering the first wiring 102 is formed. The interlayer insulating film 106 is made of an oxidizing material.

층간 절연막(106)에는 제1 배선(102)을 노출하는 접촉구(T)가 형성되어 있다. 그리고 층간 절연막(106) 위에는 접촉구(T)를 통해 제1 배선(102)과 전기적으로 연결되는 제2 배선(120)이 형성되어 있다. The contact hole T exposing the first wiring 102 is formed in the interlayer insulating film 106. A second wiring 120 is formed on the interlayer insulating layer 106 to be electrically connected to the first wiring 102 through the contact hole T.

제2 배선(120)은 접촉구(T) 내벽 및 층간 절연막(106) 바로 위에 얇게 형성되어 있는 확산 방지층(106), 확산 방지층(106) 위에 형성되어 있으며 접촉구(T)를 채우는 제1 도전층(108), 제1 도전층(108) 바로 위에 형성되어 있는 제2 도전층(112), 제2 도전층 바로 위에 형성되어 있는 제3 도전층(114)을 포함한다. 이때, 확산 방지층(106), 제1 내지 제3 도전층(108, 112, 114)의 평면 패턴은 동일하다.The second wiring 120 is formed on the diffusion barrier layer 106 and the diffusion barrier layer 106 that are thinly formed on the inner wall of the contact hole T and the interlayer insulating layer 106 and fills the contact hole T. Layer 108, a second conductive layer 112 formed directly on the first conductive layer 108, and a third conductive layer 114 formed directly on the second conductive layer. At this time, the planar patterns of the diffusion barrier layer 106 and the first to third conductive layers 108, 112, and 114 are the same.

제2 배선(120)이 형성되지 않은 부분(A)의 층간 절연막(106)은 제2 배선(120) 아래(B)의 층간 절연막(106)보다 두께가 조금 얇게 형성되어 있다. The interlayer insulating film 106 of the portion A in which the second wiring 120 is not formed is slightly thinner than the interlayer insulating film 106 below the second wiring 120.

그럼 도 2에 도시한 반도체 소자를 제조하는 방법을 도 3a 내지 도 3c와 기 설명한 도 2를 참조하여 상세히 설명한다. Next, a method of manufacturing the semiconductor device illustrated in FIG. 2 will be described in detail with reference to FIGS. 3A to 3C and FIG. 2 described above.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 다층 배선 형성방법을 설명한다.3A to 3C illustrate a method of forming a multilayer wiring of a semiconductor device according to an embodiment of the present invention.

도 3a에 도시한 바와 같이, 반도체 기판(100) 위에 스퍼터링 등으로 알루미 늄, 알루미늄 합금, 티타늄 등을 단층 또는 복수층으로 증착하여 금속막을 형성하고, 선택적 식각 공정으로 금속막을 패터닝하여 제1 배선(102)을 형성한다. 그리고 산화 물질 등을 적층하여 제1 배선(102)을 덮는 층간 절연막(104)을 형성한다. As shown in FIG. 3A, a single layer or a plurality of layers of aluminum, aluminum alloy, titanium, and the like are deposited on the semiconductor substrate 100 by sputtering to form a metal layer, and the metal layer is patterned by a selective etching process. 102). The interlayer insulating film 104 covering the first wiring 102 is formed by stacking an oxide material or the like.

이후 층간 절연막(104)에 선택적 식각 공정으로 제1 배선(102)을 노출하는 접촉구(T)를 형성한다. 그리고 접촉구(T) 내부 및 층간 절연막(104) 상부에 얇은 확산 방지층(106A)를 형성하고, 접촉구를 채우도록 제1 도전막(108A)을 적층한다. 확산 방지층(106A)은 티타늄 또는 질화 티타늄 등으로 형성하고, 제1 도전막(108A)은 텅스텐으로 형성하는 것이 바람직하다. Thereafter, a contact hole T exposing the first interconnection 102 is formed in the interlayer insulating layer 104 by a selective etching process. Then, a thin diffusion barrier layer 106A is formed in the contact hole T and on the interlayer insulating film 104, and the first conductive film 108A is stacked to fill the contact hole. The diffusion barrier layer 106A is preferably made of titanium, titanium nitride, or the like, and the first conductive film 108A is made of tungsten.

다음 도 3b에 도시한 바와 같이, 화학적 기계적 연마로 제1 도전막(108A)을 연마하여 층간 절연막(104) 상부에 제1 도전막(108A)이 얇게 남겨지도록 한다. 이때 제1 도전막(108A)은 약300Å의 두께로 남기는 것이 바람직하다.Next, as shown in FIG. 3B, the first conductive film 108A is polished by chemical mechanical polishing so that the first conductive film 108A is left thin on the interlayer insulating film 104. At this time, the first conductive film 108A is preferably left at a thickness of about 300 GPa.

그런 다음 도 3c에 도시한 바와 같이, 제1 도전막(108A) 위에 제2 도전막(112A) 및 제3 도전막(114A)를 적층한다. 제2 도전막(112A)은 알루미늄 또는 알루미늄 합금 등으로 형성하고, 제3 도전막(114A)은 티타늄 또는 질화 티타늄 등으로 형성하는 것이 바람직하다. 3C, the second conductive film 112A and the third conductive film 114A are stacked on the first conductive film 108A. The second conductive film 112A is preferably formed of aluminum or an aluminum alloy, and the third conductive film 114A is preferably formed of titanium or titanium nitride.

이후 제3 도전막(114A) 위에 감광막 패턴(PR)을 형성한다. Thereafter, the photosensitive film pattern PR is formed on the third conductive film 114A.

그리고 도 2에 도시한 바와 같이, 감광막 패턴(PR)을 마스크로 제3 도전막(114A), 제2 도전막(112A), 제1 도전막(108A) 및 확산 방지막(106A)을 식각하여 제1 배선(102)과 전기적으로 연결되는 제2 배선(120)을 형성한다. 제2 배선(120)은 확산 방지층(106), 확산 방지층(106) 위에 형성되어 있는 제1 도전층(108), 제2 도 전층(112), 제3 도전층(114)로 이루어진다. As shown in FIG. 2, the third conductive film 114A, the second conductive film 112A, the first conductive film 108A, and the diffusion barrier film 106A are etched using the photosensitive film pattern PR as a mask. The second wiring 120 is electrically connected to the first wiring 102. The second wiring 120 includes a diffusion barrier layer 106, a first conductive layer 108, a second conductive layer 112, and a third conductive layer 114 formed on the diffusion barrier layer 106.

여기서 식각 시간을 충분히 하여 식각하므로 층간 절연막(104) 상부에 남겨질 수 있는 금속 배선의 조각(particle)을 완전히 제거한다. 이때 층간 절연막(104)의 상부가 일부 제거될 수 있다. In this case, the etching time is sufficiently etched to completely remove particles of metal wires that may remain on the interlayer insulating layer 104. In this case, a portion of the upper portion of the interlayer insulating layer 104 may be removed.

도시하지 않았지만 필요에 따라 제2 배선 위에 절연막을 증착하고 제2 배선과 연결되는 배선을 형성하는 공정을 복수 회 더 형성할 수 있다. Although not shown, a process of depositing an insulating film on the second wiring and forming a wiring connected to the second wiring may be formed a plurality of times as necessary.

상술한 바와 같이, 층간 절연막 상부에 형성되어 있는 플러그용 도전막을 화학적 기계적 연마로 완전히 제거하지 않고 얇게 남겨 제2 배선의 하부막으로 사용하면, 제2 배선을 형성하기 위한 별도의 하부막을 추가로 형성하지 않아도 되며, 터치업 공정을 생략할 수 있으므로 층간 절연막 상부에 스크래치 등이 발생하지 않아 반도체 소자의 신뢰성이 향상된다. As described above, when the plug conductive film formed on the interlayer insulating film is used as a lower film of the second wiring without being completely removed by chemical mechanical polishing, a separate lower film for forming the second wiring is additionally formed. Since the touch-up process can be omitted, scratches do not occur on the interlayer insulating layer, thereby improving reliability of the semiconductor device.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

Claims (8)

기판 위에 제1 배선을 형성하는 단계,Forming a first wiring on the substrate, 상기 제1 배선을 덮은 층간 절연막을 형성하는 단계,Forming an interlayer insulating film covering the first wiring; 상기 층간 절연막에 상기 제1 배선을 노출하는 접촉구를 형성하는 단계,Forming a contact hole exposing the first wiring on the interlayer insulating film; 상기 접촉구 및 상기 층간 절연막 위에 확산 방지막, 제1 도전막을 형성하는 단계,Forming a diffusion barrier layer and a first conductive layer on the contact hole and the interlayer insulating layer; 상기 제1 도전막의 상부를 화학적 기계적 연마로 일부 제거하는 단계,Partially removing an upper portion of the first conductive layer by chemical mechanical polishing; 상기 제1 도전막 위에 제2 도전막 및 제3 도전막을 적층하는 단계,Stacking a second conductive film and a third conductive film on the first conductive film, 선택적 식각 공정으로 상기 제3 도전막, 제2 도전막, 제1 도전막 및 확산 방지막을 식각하여 상기 제1 배선과 연결되는 제2 배선을 형성하는 단계를 포함하고,Etching the third conductive film, the second conductive film, the first conductive film, and the diffusion barrier layer by a selective etching process to form a second wiring connected to the first wiring; 상기 제2 배선을 형성하는 단계에서 상기 층간 절연막의 상부도 일부 제거하는 반도체 소자의 금속 배선 형성 방법.And removing a portion of the upper portion of the interlayer insulating layer in the forming of the second wiring. 제1항에서,In claim 1, 상기 제1 도전막은 약300Å의 두께로 남겨지도록 연마하는 반도체 소자의 금속 배선 형성 방법.And the first conductive film is polished to remain at a thickness of about 300 kW. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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