KR100668811B1 - Stack package - Google Patents

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Abstract

본 발명은 적층 패키지를 개시한다. 개시된 본 발명의 적층 패키지는 바텀 패키지와 탑 패키지의 적층 구조로 이루어지며, 상기 바텀 패키지는 패들과 인너리드 및 아웃리드로 구성되는 리드 프레임의 패들 상에 에지 어레이 타입으로 본드패드들이 구비된 반도체 칩이 부착되고, 상기 본드패드는 인접된 인너리드 부분의 일측면과 와이어 본딩되며, 상기 와이어 본딩된 인너리드 부분의 타측면을 노출시키는 형태로 상기 반도체 칩 및 이에 와이어 본딩된 인너리드를 포함한 공간적 영역이 봉지된 구조로 이루어지며, 상기 탑 패키지는 하부면에 에지 어레이 타입으로 솔더 볼들이 배열된 볼 그리드 어레이 타입으로 이루어지고, 상기 바텀 패키지와 탑 패키지간의 전기적 접속은 상기 탑 패키지의 솔더 볼이 상기 바텀 패키지의 노출된 인너리드 부분에 조인트되는 것에 의해 이루어지는 것을 특징으로 한다. The present invention discloses a laminated package. The stacked package of the present invention has a stacked structure of a bottom package and a top package, and the bottom package includes a semiconductor chip having bond pads in an edge array type on a paddle of a lead frame including paddles, inner leads, and out leads. And the bond pad is wire-bonded with one side of an adjacent inner lead portion, and exposes the other side of the wire bonded inner lead portion to a spatial region including the semiconductor chip and an inner lead wire-bonded thereto. The top package is formed of a ball grid array type in which solder balls are arranged in an edge array type on a lower surface thereof, and electrical connection between the bottom package and the top package is performed by the solder balls of the top package. By jointing to the exposed inner lead portion of the bottom package The features.

Description

적층 패키지{STACK PACKAGE}Stacking Package {STACK PACKAGE}

도 1은 종래의 적층 패키지를 도시한 단면도.1 is a cross-sectional view showing a conventional laminated package.

도 2는 본 발명의 실시예에 따른 바텀 패키지를 도시한 단면도. 2 is a cross-sectional view showing a bottom package according to an embodiment of the present invention.

도 3은 도 2의 리드 프레임을 도시한 평면도. 3 is a plan view of the lead frame of FIG.

도 4는 본 발명의 실시예에 따른 탑 패키지를 개략적으로 도시한 단면도. 4 is a cross-sectional view schematically showing a top package according to an embodiment of the present invention.

도 5는 본 발명의 실시예에 따른 적층 패키지를 도시한 단면도. 5 is a cross-sectional view showing a laminated package according to an embodiment of the present invention.

도 6은 본 발명의 다른 실시예에 따른 적층 패키지를 도시한 단면도. 6 is a cross-sectional view showing a laminated package according to another embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21,22 : 반도체 칩 23 : 리드 프레임21,22: semiconductor chip 23: lead frame

23a : 패들 23b : 인너리드23a: Paddle 23b: Inner Lead

23c : 아웃리드 24 : 금속 와이어23c: Outlead 24: Metal Wire

25 : 봉지제 30 : 바텀 패키지25: sealing agent 30: bottom package

31 : 솔더 볼 40 : 탑 패키지31: Solder Ball 40: Top Package

본 발명은 적층 패키지에 관한 것으로서, 특히, 칩 선택 핀의 연결이 용이하 고, 그리고, 솔더 조인트의 신뢰성을 확보할 수 있는 적층 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a laminate package, and more particularly, to a laminate package in which chip select pins are easily connected and reliability of solder joints can be secured.

전기·전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 많은 기술들이 제안·연구되고 있다. 그런데, 패키지는 하나의 반도체 칩이 탑재되는 것을 그 기본으로 하는 바, 이러한 패키지로는 소망하는 용량을 얻는데 한계가 있고, 그래서, 대용량 시스템에 적용할 경우에는 용량 부족이라는 문제점이 존재한다.As the performance of electric and electronic products is improved, many techniques for mounting a larger number of packages on a limited size substrate have been proposed and studied. By the way, the package is based on the one semiconductor chip is mounted, there is a limit in obtaining the desired capacity in such a package, so there is a problem that the capacity is insufficient when applied to a large capacity system.

따라서, 용량 부족이라는 문제를 보완하기 위해 적층 패키지(Stack Package)가 제안되었으며, 이러한 적층 패키지는 하나의 패키지에 두 개 이상의 반도체 칩을 탑재시키는 방식, 또는, 두 개 이상의 패키지들을 적층시키는 방식을 통해 제조되고 있다. Therefore, a stack package has been proposed to compensate for the lack of capacity, and the stack package includes a method of mounting two or more semiconductor chips in one package, or stacking two or more packages. Is being manufactured.

도 1은 패키지들간의 적층을 통해 제조된 종래의 적층 패키지를 도시한 단면도로서, 도시된 바와 같이, 개별 공정을 통해 제작된 제1패키지(10 : 이하, 바텀 패키지라 칭함)와 제2패키지(20 : 이하, 탑 패키지라 칭함)가 상·하에 배치되고, 각 패키지(10, 20)의 외부로 인출된 리드 프레임(lead frame)의 아웃리드들(4, 14 ; 이하, 핀이라 칭함)은 동축 선상에 배치되어 동일 기능을 하는 것들끼리 상호·연결된다. 도면부호 A는 핀들(4, 14)간의 조인트 부분을 나타낸다. FIG. 1 is a cross-sectional view of a conventional laminated package manufactured by stacking packages. As shown in FIG. 1, a first package 10 (hereinafter referred to as a bottom package) and a second package manufactured by individual processes are illustrated. 20: hereinafter referred to as a top package, and disposed above and below, the outleads 4 and 14 (hereinafter referred to as pins) of the lead frame drawn out of the respective packages 10 and 20 are Arranged on the coaxial line, the same functions are interconnected. Reference A denotes the joint portion between the pins 4, 14.

여기서, 바텀 패키지(10) 및 탑 패키지(20)는, 주지된 바와 같이, 반도체 칩(1, 11)의 본드패드들(2, 12)이 리드 프레임의 인너리드들(3, 13)과 각각 접속되고, 상기 반도체 칩(1, 11)과 이에 접속된 인너리드들(3, 13)을 포함한 일정 공간 영역이 에폭시 몰딩 컴파운드와 같은 봉지제(5, 15)로 봉지된 구조이다. Here, the bottom package 10 and the top package 20, as is well known, the bond pads (2, 12) of the semiconductor chip (1, 11) and the inner lead (3, 13) of the lead frame, respectively The predetermined space region including the semiconductor chips 1 and 11 and the inner leads 3 and 13 connected thereto is encapsulated with an encapsulant 5 and 15 such as an epoxy molding compound.

그러나, 전술한 바와 같이 바텀 패키지와 탑 패키지는 그들간의 전기적 접속을 위해 동축 선상에 배치되어 동일 기능을 행하는 핀들끼리 각각 상호·연결되는데, 이때, 핀들간의 연결 부분인 솔더 조인트(solder joint)의 신뢰성이 확보되지 못하는 문제점이 있다. However, as described above, the bottom package and the top package are coaxially connected to each other to perform the same function as the bottom package and the top package, and the reliability of the solder joint, which is the connection portion between the pins, is mutually connected. There is a problem that is not secured.

또한, 바텀 패키지에 탑재된 반도체 칩과 탑 패키지에 탑재된 반도체 칩의 선택을 위한 칩 선택 핀의 배치 및 외부와의 연결이 용이하지 못한 문제점이 있다. In addition, there is a problem in that the arrangement of the chip select pins for selecting the semiconductor chip mounted on the bottom package and the semiconductor chip mounted on the top package and the connection with the outside are not easy.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 핀들간의 연결 부분인 솔더 조인트의 신뢰성을 확보할 수 있고, 아울러, 칩 선택 핀의 배치 및 연결을 용이하게 할 수 있는 적층 패키지를 제공하는데, 그 목적이 있다. Accordingly, the present invention has been made to solve the above problems, it is possible to ensure the reliability of the solder joint, which is the connecting portion between the pins, and also to provide a stack package that can facilitate the placement and connection of the chip select pins To provide, the purpose is.

상기와 같은 목적을 달성하기 위한 본 발명의 적층 패키지는, 바텀 패키지와 탑 패키지의 적층 구조로 이루어지며, 상기 바텀 패키지는 패들과 인너리드 및 아웃리드로 구성되는 리드 프레임의 패들 상에 에지 어레이 타입으로 본드패드들이 구비된 반도체 칩이 부착되고, 상기 본드패드는 인접된 인너리드 부분의 일측면과 와이어 본딩되며, 상기 와이어 본딩된 인너리드 부분의 타측면을 노출시키는 형태로 상기 반도체 칩 및 이에 와이어 본딩된 인너리드를 포함한 공간적 영역이 봉지된 구조로 이루어지며, 상기 탑 패키지는 하부면에 에지 어레이 타입으로 솔더 볼들이 배열된 볼 그리드 어레이 타입으로 이루어지고, 상기 바텀 패키지와 탑 패키 지간의 전기적 접속은 상기 탑 패키지의 솔더 볼이 상기 바텀 패키지의 노출된 인너리드 부분에 조인트되는 것에 의해 이루어지는 것을 특징으로 한다. Laminated package of the present invention for achieving the above object is made of a laminated structure of a bottom package and a top package, the bottom package is an edge array type on the paddle of the lead frame consisting of paddles, inner leads and out leads A semiconductor chip having bond pads is attached thereto, and the bond pad is wire bonded to one side of an adjacent inner lead portion, and the semiconductor chip and a wire are exposed to the other side of the wire bonded inner lead portion. The top package is a ball grid array type in which solder balls are arranged in an edge array type on a lower surface thereof, and an electrical connection between the bottom package and the top package is performed. The solder ball of the top package is joined to the exposed inner lead portion of the bottom package. It is characterized by being made by.

본 발명에 따르면, 바텀 패키지와 탑 패키지간의 전기적 접속이 솔더 볼에 의해 이루어지므로, 핀들간을 조인시키는 종래의 구조와 비교해서 솔더 조인트의 신뢰성을 향상시킬 수 있고, 또한, 탑 패키지를 볼 그리드 어레이 타입으로 제작함으로써, 칩 선택 핀의 배치 및 보드와의 연결을 용이하게 행할 수 있다. According to the present invention, since the electrical connection between the bottom package and the top package is made by solder balls, the reliability of the solder joint can be improved as compared to the conventional structure of joining pins, and the top package is also referred to as a ball grid array. By fabricating the type, it is possible to easily arrange the chip select pin and connect the board.

(실시예)(Example)

이하, 첨부된 도면을 참조해서 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2 내지 도 5는 본 발명의 실시예에 따른 적층 패키지를 설명하기 위한 도면들로서, 여기서, 도 2는 본 발명의 바텀 패키지를 도시한 단면도이고, 도 3은 도 2의 리드 프레임에 대한 평면도이며, 도 4는 본 발명의 탑 패키지를 개략적으로 도시한 단면도이고, 도 5는 바텀 패키지와 탑 패키지가 적층된 본 발명의 적층 패키지를 도시한 단면도이다. 2 to 5 are views for explaining a stack package according to an embodiment of the present invention, where FIG. 2 is a cross-sectional view showing a bottom package of the present invention, Figure 3 is a plan view of the lead frame of FIG. 4 is a cross-sectional view schematically illustrating a top package of the present invention, and FIG. 5 is a cross-sectional view illustrating a laminated package of the present invention in which a bottom package and a top package are stacked.

먼저, 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 바텀 패키지(30)는 패들(23a)과 인너리드(23b) 및 아웃리드(23c)로 구성되는 리드 프레임(23)의 패들(31) 상에 에지 어레이 타입(edge array type)으로 본드패드(도시안됨)가 구비된 반도체 칩(21)이 부착되고, 상기 본드패드는 인접된 인너리드 부분의 일측면과 금속 와이어(24)로 와이어 본딩되며, 상기 반도체 칩(21) 및 이에 와이어 본딩된 인너리드(23b)를 포함한 공간적 영역이 몰딩 컴파운드와 같은 봉지제(25)로 봉지된 구조를 갖으며, 이때, 와이어 본딩된 인너리드 부분의 일측면과 대향하는 타측면은 봉지되지 않고 노출된다. 또한, 봉지제(25)의 외부로 인출된 아웃리드들(23c), 즉, 핀들은 소망하는 형태로 트림(trim) 및 포밍(forming)되어진다. First, as shown in Figure 2, the bottom package 30 according to an embodiment of the present invention is a paddle (23) of the lead frame 23 is composed of a paddle 23a, the inner lead 23b and the out lead 23c. 31, a semiconductor chip 21 having a bond pad (not shown) is attached to the edge array type, and the bond pad is connected to one side of the adjacent inner lead portion and the metal wire 24. The wire-bonded, spatial region including the semiconductor chip 21 and the inner lead 23b wire-bonded thereto has a structure in which an encapsulant 25 such as a molding compound is encapsulated, wherein the wire-bonded inner lead portion The other side opposite to one side of is exposed without being sealed. In addition, the outleads 23c drawn out of the encapsulant 25, i.e., the pins, are trimmed and formed into a desired shape.

여기서, 리드 프레임(23)은 전술한 바와 같이 패들(23a)과 인너리드(23b) 및 아웃리드(23c)로 이루어지며, 특히, 도 3에 도시된 바와 같이, 노출된 인너리드 부분, 즉, 후속에서 설명되겠지만, 탑 패키지의 솔더 볼과 본딩될 인너리드 부분은 솔더 조인트의 신뢰성 향상을 위해, 다른 부분 보다 상대적으로 큰 크기로 설계된다. Here, the lead frame 23 is made of a paddle 23a, an inner lead 23b and an out lead 23c as described above, in particular, as shown in Figure 3, the exposed inner lead portion, that is, As will be described later, the inner lead portion to be bonded with the solder ball of the top package is designed to be relatively larger than the other portions to improve the reliability of the solder joint.

그 다음, 도 4에 도시된 바와 같이, 본 발명의 탑 패키지(40)는 볼 그리드 어레이(Ball Grid Array) 타입으로 제작되며, 이때, 외부와의 전기적 접속 수단으로서 기능하게 되는 솔더 볼들(31)은 바텀 패키지의 노출된 인너리드 부분에 대응해서 하부면에 에지 어레이 타입으로 부착·배열된다. Then, as shown in Figure 4, the top package 40 of the present invention is made of a ball grid array type (Ball Grid Array) type, at this time, the solder balls 31 to function as an electrical connection means to the outside Is attached and arranged in an edge array type on the bottom surface corresponding to the exposed inner lead portion of the bottom package.

또한, 자세하게 도시하지는 않았으나, 상기 탑 패키지(40)가 볼 그리드 어레이 타입으로 제작되는 바, 패턴 변경을 통해 칩 선택 핀의 위치 조절을 용이하게 할 수 있으며, 그래서, 바텀 패키지(30)와 탑 패키지(40)간의 전기적 접속 후, 각 패키지에서의 칩 선택 핀의 외부와의 연결을 용이하게 행할 수 있게 된다. In addition, although not shown in detail, the top package 40 is manufactured in a ball grid array type, so that the position of the chip select pin may be easily adjusted by changing the pattern, and thus, the bottom package 30 and the top package may be used. After the electrical connection between the 40, the connection with the outside of the chip select pin in each package can be easily performed.

도 5는 본 발명의 적층 패키지를 도시한 단면도로서, 도시된 바와 같이, 전술한 구조의 바텀 패키지(30)의 상부에 탑 패키지(40)가 배치되며, 볼 그리드 어레이 타입으로 제작된 탑 패키지(40)의 솔더 볼(31)이 바텁 패키지(30)의 노출된 인너리드 부분에 본딩되는 것에 의해서, 상기 바텀 패키지(30)와 탑 패키지(40)간의 전기적 접속이 이루어진다. 5 is a cross-sectional view illustrating a laminated package of the present invention, and as shown, the top package 40 is disposed on the top of the bottom package 30 having the above-described structure, and is made of a ball grid array type top package ( The solder ball 31 of 40 is bonded to the exposed inner lead portion of the barb package 30, thereby making electrical connection between the bottom package 30 and the top package 40.

여기서, 전술한 바와 같이, 바텀 패키지(30)와 탑 패키지(40)간의 전기적 접속은 솔더 볼(31)에 의해 이루어지는 바, 아웃리드들, 즉, 핀들간을 조인트시키는 종래의 방법과 비교해서, 솔더 조인트의 신뢰성을 확보할 수 있게 된다. Here, as described above, the electrical connection between the bottom package 30 and the top package 40 is made by the solder ball 31, compared with the conventional method of jointing outleads, that is, between pins, The reliability of the solder joint can be secured.

도 6은 본 발명의 다른 실시예에 따른 적층 패키지를 도시한 단면도이다. 도시된 바와 같이, 이 실시예는 이전 실시예와 비교해서, 바텀 패키지(30)에 탑재되는 반도체 칩(22)이 에지 어레이 타입으로 본드패드들이 구비된 형태가 아니라, 센터 어레이 타입(center array type)으로 본드패드들이 구비된 경우이며, 이전 실시예와 마찬가지로, 솔더 조인트의 신뢰성을 향상시킬 수 있다. 6 is a cross-sectional view showing a laminated package according to another embodiment of the present invention. As shown, this embodiment is not an embodiment in which the semiconductor chip 22 mounted in the bottom package 30 is an edge array type in which the bond pads are provided, rather than the center array type. In the case where the bond pads are provided, as in the previous embodiment, the reliability of the solder joint may be improved.

이상에서와 같이, 본 발명은 바텀 패키지는 인너리드의 일부분을 노출시키는 형태로 제작하고, 그리고, 탑 패키지는 볼 그리드 어레이 타입으로 제작함으로써, 칩 선택 핀의 배치 및 연결을 용이하게 할 수 있으며, 특히, 상기 바텀 패키지와 탑 패키지간의 전기적 접속은 상기 솔더 볼에 의해 이루어지도록 함으로써, 솔더 조인트의 신뢰성을 향상시킬 수 있다. As described above, according to the present invention, the bottom package is manufactured in a form of exposing a part of the inner lead, and the top package is manufactured in a ball grid array type, thereby facilitating the arrangement and connection of the chip select pins. In particular, the electrical connection between the bottom package and the top package is made by the solder ball, thereby improving the reliability of the solder joint.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.

Claims (2)

바텀 패키지와 탑 패키지의 적층 구조로 이루어진 적층 패키지로서, A laminated package consisting of a laminated structure of a bottom package and a top package, 상기 바텀 패키지는 패들과 인너리드 및 아웃리드로 구성되는 리드 프레임의 패들 상에 에지 어레이 타입으로 본드패드들이 구비된 반도체 칩이 부착되고, 상기 본드패드는 인접된 인너리드 부분의 일측면과 와이어 본딩되며, 상기 와이어 본딩된 인너리드 부분의 타측면을 노출시키는 형태로 상기 반도체 칩 및 이에 와이어 본딩된 인너리드를 포함한 공간적 영역이 봉지된 구조로 이루어지며, The bottom package includes a semiconductor chip having bond pads in an edge array type on a paddle of a lead frame including paddles, inner leads and out leads, and the bond pads are wire-bonded with one side of an adjacent inner lead portion. And a spatial region including the semiconductor chip and an inner lead wire-bonded thereto in a form of exposing the other side of the wire bonded inner lead portion, 상기 탑 패키지는 하부면에 에지 어레이 타입으로 솔더 볼들이 배열된 볼 그리드 어레이 타입으로 이루어지고, The top package is formed of a ball grid array type in which solder balls are arranged in an edge array type on a lower surface thereof. 상기 바텀 패키지와 탑 패키지간의 전기적 접속은 상기 탑 패키지의 솔더 볼이 상기 바텀 패키지의 노출된 인너리드 부분에 본딩되는 것에 의해 이루어지는 것을 특징으로 하는 적층 패키지. And the electrical connection between the bottom package and the top package is made by bonding solder balls of the top package to exposed inner lead portions of the bottom package. 제 1 항에 있어서, 상기 솔더 볼이 본딩된 인너리드 부분은 그 이외 부분 보다 상대적으로 큰 크기를 갖는 것을 특징으로 하는 적층 패키지. The laminate package according to claim 1, wherein the inner lead portion to which the solder ball is bonded has a relatively larger size than the other portions.
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Citations (3)

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