KR100664017B1 - Apparatus for digital automatic gain control - Google Patents

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KR100664017B1
KR100664017B1 KR1020010028713A KR20010028713A KR100664017B1 KR 100664017 B1 KR100664017 B1 KR 100664017B1 KR 1020010028713 A KR1020010028713 A KR 1020010028713A KR 20010028713 A KR20010028713 A KR 20010028713A KR 100664017 B1 KR100664017 B1 KR 100664017B1
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    • H03ELECTRONIC CIRCUITRY
    • H03GCONTROL OF AMPLIFICATION
    • H03G3/00Gain control in amplifiers or frequency changers
    • H03G3/20Automatic control
    • H03G3/30Automatic control in amplifiers having semiconductor devices
    • H03G3/3089Control of digital or coded signals

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Abstract

본 발명은 하드웨어의 복잡도를 감소시킨 디지털 자동 이득 제어기술에 관한 것이다. 이러한 본 발명은, 입력 이산신호 x(n)에 적응형 이득제어부(30C)에서 출력되는 이득 g(n)을 곱하여 출력신호 y(n)을 생성하는 증폭기(30A)와; 상기 출력신호 y(n)을 필터링 계수(

Figure 112001012139977-pat00001
)로 저역필터링하여 평균절대값(MA)인 s(n)의 갱신값
Figure 112001012139977-pat00002
을 구하는 평균절대값 연산부(30B)와; 상기 평균절대값 연산부(30B)에서 계산된 평균절대값과 요구된 평균절대값으로부터 g(n)에 대한 새로운 이득
Figure 112001012139977-pat00003
을 계산해 내는 적응형 이득제어부(GA: Gain Adaption)(30C)에 의해 달성된다. The present invention relates to a digital automatic gain control technique that reduces hardware complexity. This invention comprises: an amplifier 30A for generating an output signal y (n) by multiplying the input discrete signal x (n) by the gain g (n) output from the adaptive gain control section 30C; The output signal y (n) is converted into a filtering coefficient (
Figure 112001012139977-pat00001
Low-pass filtering with) to update the mean absolute value (MA) of s (n)
Figure 112001012139977-pat00002
An average absolute value calculator (30B) for obtaining a; New gain for g (n) from the average absolute value calculated by the average absolute value calculating section 30B and the required average absolute value
Figure 112001012139977-pat00003
Is achieved by an adaptive gain control unit (GA) 30C that computes.

Description

자동 이득 제어 장치{APPARATUS FOR DIGITAL AUTOMATIC GAIN CONTROL}Automatic gain control device {APPARATUS FOR DIGITAL AUTOMATIC GAIN CONTROL}

도 1은 종래 기술에 의한 DAGC 블록도.1 is a DAGC block diagram according to the prior art.

도 2는 종래 기술에 의한 또 다른 DAGC 블록도.Figure 2 is another DAGC block diagram according to the prior art.

도 3은 본 발명에 의한 자동 이득 제어 장치의 블록도.3 is a block diagram of an automatic gain control device according to the present invention.

***도면의 주요 부분에 대한 부호의 설명*** *** Description of the symbols for the main parts of the drawings ***

30A : 증폭기 30B : 평균절대값 연산부30A: Amplifier 30B: Average Absolute Value Calculator

30C : 적응형 이득제어부 31 : 절대값 연산기30C: adaptive gain controller 31: absolute value calculator

32,36 : 감산기 33,39 : 시프터32,36: Subtractor 33,39: Shifter

34,40 : 가산기 35,41 : 지연기34,40 Adder 35,41 Delay

37 : 부호비트 부가부 38 : 보수 연산기37: code bit addition unit 38: complementary operator

본 발명은 하드웨어의 복잡도를 감소시킨 디지털 자동 이득 제어기술에 관한 것으로, 특히 곱셈기나 나눗셈기를 사용하지 않고 디지털 자동 이득 제어를 수행할 수 있도록 한 자동 이득 제어 장치에 관한 것이다.The present invention relates to a digital automatic gain control technique having reduced hardware complexity, and more particularly, to an automatic gain control apparatus capable of performing digital automatic gain control without using a multiplier or a divider.

자동 이득 제어(DAGC : Digital Automatic Gain Control)란 연속적인 이산(discrete) 입력신호의 루트 평균 제곱(RMS : Root Mean Square) 값을 특정 값으로 조정하기 위해 어떤 알고리즘에 의한 이득(gain)을 입력신호에 곱하는 것으로, 디지털 통신 및 디지털 신호를 취급하는 응용 분야에서 널리 사용되고 있는 기술이다.Digital Automatic Gain Control (DAGC) is a gain obtained by an algorithm to adjust the root mean square (RMS) value of consecutive discrete input signals to a specific value. By multiplying by, it is a technique widely used in the field of applications that handle digital communications and digital signals.

이러한 DAGC 알고리즘은 일반적인 최소 평균 제곱(LMS : Least Mean Square) 적응 알고리즘을 사용하거나 입력신호의 RMS 값을 계산하여 그것의 역을 곱하는 방식으로 구현되고 있다. The DAGC algorithm is implemented by using a general least mean square (LMS) adaptive algorithm or by calculating an RMS value of an input signal and multiplying the inverse thereof.

도 1은 LMS 알고리즘으로 구현한 종래의 DAGC 블록도로서 입력신호에 DAGC 이득을 곱하는 증폭기와, LMS 알고리즘에 따라 증폭기의 이득을 계산하는 DAGC 알고리즘부로 구성된 것으로, 이의 작용을 설명하면 다음과 같다.1 is a block diagram of a conventional DAGC implemented by an LMS algorithm and includes an amplifier that multiplies an input signal by a DAGC gain, and a DAGC algorithm unit that calculates a gain of an amplifier according to an LMS algorithm.

증폭기(11)는 입력 이산신호 x(n)에 LMS 연산부(14)에서 출력되는 이득 g(n)을 곱하여 출력신호 y(n)을 생성한다. RMS 연산부(12)는 상기 출력신호 y(n)을 대상으로 RMS(n) 값을 구하고, 감산기(13)는 요구된 값(desired RMS)에서 그 RMS(n) 값을 감산하여 에러값(error)을 구한다.The amplifier 11 generates the output signal y (n) by multiplying the input discrete signal x (n) by the gain g (n) output from the LMS calculator 14. The RMS calculating unit 12 obtains an RMS (n) value for the output signal y (n), and the subtractor 13 subtracts the RMS (n) value from the desired value (error) to obtain an error value (error). )

또한, LMS 연산부(14)는 상기 에러값(error)과 지연기(15)를 통해 피드백되는 이전 시간의 이득 g(n-1)을 대상으로 LMS를 계산하여 상기 증폭기(11)의 이득 g(n)을 구하게 되어 있다.In addition, the LMS calculator 14 calculates an LMS based on the error g and the gain g (n−1) of the previous time fed back through the error 15 and the delayer 15 to obtain the gain g of the amplifier 11 ( n).

도 2는 인버스 로직(Inverse Logic)을 이용한 DAGC 블록도로서, 이 방식에서는 도 1에서와 같이 LMS 알고리즘을 사용하지 않고, RMS 연산부(22)를 이용하여 RMS 값을 구한 다음 인버스 로직부(23)에서 그 RMS 값의 역을 곱하는 방식으로 증폭기(21)의 이득 g(n)을 구하게 되어 있다. FIG. 2 is a block diagram of a DAGC using inverse logic. In this method, the RMS value is calculated using the RMS calculating unit 22 without using the LMS algorithm as shown in FIG. 1, and then the inverse logic unit 23 is used. The gain g (n) of the amplifier 21 is obtained by multiplying the inverse RMS value by.

그러나, 이와 같은 종래의 DAGC 장치에 있어서는 이득을 정확하게 계산해 낼 수 있는 장점이 있지만, 반드시 곱셈기와 나눗셈기를 사용하게 되어 있어 하드웨어의 구성이 복잡해지는 단점이 있었다.However, such a conventional DAGC device has an advantage in that the gain can be accurately calculated. However, a multiplier and a divider must be used, and thus a hardware configuration is complicated.

따라서, 본 발명의 목적은 곱셈기나 나눗셈기를 사용하지 않고 디지털 자동 이득 제어를 수행하는 자동 이득 제어 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide an automatic gain control apparatus for performing digital automatic gain control without using a multiplier or a divider.

본 발명의 제1특징에 따르면, 출력신호의 평균절대값(MA: Mean Absolute)을 계산하는 평균절대값 연산(MAVC: Mean Absolute Value Calculation)부와, 그 계산된 MA 값과 이전의 이득으로부터 새로운 이득을 계산해 내는 적응형 이득제어(GA: Gain Adaptation)부로 GAGC 알고리즘을 구현한다.According to a first aspect of the present invention, a mean absolute value calculation (MAVC) unit for calculating a mean absolute value (MA) of an output signal, and a new value from the calculated MA value and a previous gain. The GAGC algorithm is implemented with an GA (Adaptive Gain Control) unit that calculates gain.

본 발명의 제2특징에 따르면, 평균절대값 연산부나 적응형 이득제어부는 높 은 연산 복잡도를 갖는 곱셈기나 나눗셈기를 사용하지 않는다.According to the second aspect of the present invention, the average absolute value calculator or the adaptive gain controller does not use a multiplier or divider having a high computational complexity.

본 발명의 제3특징에 따르면, 본 발명에 의한 DAGC는 초기 이득을 계산하기 위한 학습모드(training mode)와 느리게 변하는 입력신호 RMS 값의 변화를 감시하기 위한 추적모드(tracking mode)를 운용하는 것이다.According to a third aspect of the present invention, the DAGC according to the present invention operates a training mode for calculating an initial gain and a tracking mode for monitoring a slowly changing input signal RMS value. .

도 3은 본 발명에 의한 자동 이득 제어 장치의 일실시 구현예를 보인 블록도로서 이에 도시한 바와 같이, 입력 이산신호 x(n)에 적응형 이득제어부(30C)에서 출력되는 이득 g(n)을 곱하여 출력신호 y(n)을 생성하는 증폭기(30A)와; 상기 출력신호 y(n)을 필터링 계수(

Figure 112001012139977-pat00004
)로 저역필터링하여 평균절대값(MA)인 s(n) 의 갱신값
Figure 112001012139977-pat00005
을 구하는 평균절대값 연산부(30B)와; 상기 평균절대값 연산부(30B)에서 계산된 평균절대값과 요구된 평균절대값으로부터 g(n)에 대한 새로운 이득(g(n+1)=
Figure 112001012139977-pat00006
)을 계산해 내는 적응형 이득제어부(GA: Gain Adaption)(30C)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용을 상세히 설명하면 다음과 같다.FIG. 3 is a block diagram showing an embodiment of an automatic gain control device according to the present invention. As shown therein, the gain g (n) output from the adaptive gain control unit 30C to the input discrete signal x (n) is shown. An amplifier 30A that multiplies to produce an output signal y (n); The output signal y (n) is converted into a filtering coefficient (
Figure 112001012139977-pat00004
Low-pass filtering with) to update the mean absolute value (MA) of s (n)
Figure 112001012139977-pat00005
An average absolute value calculator (30B) for obtaining a; The new gain for g (n) from the average absolute value calculated by the average absolute value calculating section 30B and the required average absolute value g (n + 1) =
Figure 112001012139977-pat00006
), Which is composed of an adaptive gain control unit (GA) 30C that calculates < RTI ID = 0.0 >),< / RTI >

증폭기(30A)는 입력 이산신호 x(n)에 적응형 이득제어부(30C)에서 출력되는 이득 g(n)을 곱하여 출력신호 y(n)을 생성하게 되는데, 이는 다음의 식으로 표현된다.The amplifier 30A multiplies the input discrete signal x (n) by the gain g (n) output from the adaptive gain control unit 30C to generate the output signal y (n), which is expressed by the following equation.

y(n)=g(n)x(n)y (n) = g (n) x (n)

이때, 평균절대값 연산부(30B)에서는 상기 출력신호 y(n)과 필터링 계수(

Figure 112006001789331-pat00007
)를 이용하여 지금까지의 출력 MA값인 s(n)의 값을 갱신하게 되는데, 이 과정은 디지털 저역필터(LPF)의 동작원리와 동일하며, 다음의 식으로 표현된다.In this case, the average absolute value calculator 30B outputs the output signal y (n) and the filtering coefficient (
Figure 112006001789331-pat00007
By using), the value of s (n), which is the output MA value, is updated. This process is the same as the operation principle of the digital low pass filter (LPF), and is expressed by the following equation.

Figure 112001012139977-pat00008
Figure 112001012139977-pat00008

즉, 상기 평균절대값 연산부(30B)의 절대값 연산기(31)에서는 상기 출력신호 y(n)에 대한 절대값을 구하고, 감산기(32) 및 가산기(34), 필터링 계수(

Figure 112001012139977-pat00009
)를 이용하여 s(n)의 갱신된 값 s(n+1) 을 구한 후 지연기(35)를 통해 감산기(32)측으로 궤환시킨다.That is, the absolute value calculator 31 of the average absolute value calculator 30B obtains the absolute value of the output signal y (n), subtracter 32, adder 34, and filtering coefficient (
Figure 112001012139977-pat00009
The updated value s (n + 1) of s (n) is obtained by using a), and then fed back to the subtractor 32 through the delay unit 35.

상기 [수학식2]에서 필터링 계수

Figure 112001012139977-pat00010
는 저역필터의 컷오프 주파수를 결정하는 값으로써 입력 이산신호 x(n)의 주파수 특성에 따라 적당한 값(예: "2"의 제곱근)을 선택하여 사용한다.Filtering coefficient in Equation 2
Figure 112001012139977-pat00010
Is a value that determines the cutoff frequency of the low pass filter and selects an appropriate value (eg, square root of "2") according to the frequency characteristic of the input discrete signal x (n).

상기 평균절대값 연산부(30B)에서 계산된 평균절대값(MA)은 적응형 이득제어부(30C)의 입력으로 사용되어 스텝 크기

Figure 112001012139977-pat00011
와, 요구된 평균절대값(desired MA)과 함께 DAGC의 이득 g(n)을 조절하게 되는데, 이는 다음의 식으로 표현된다.The average absolute value MA calculated by the average absolute value calculator 30B is used as an input of the adaptive gain control unit 30C and thus the step size.
Figure 112001012139977-pat00011
With the required average absolute value (desired MA), the gain g (n) of DAGC is adjusted, which is expressed by the following equation.

Figure 112001012139977-pat00012
Figure 112001012139977-pat00012

상기 [수학식 3]에서 요구된 평균절대값(desired MA)과 루트평균 제곱값(RMS)의 관계는 신호의 확률분포 특성에 따라 계산할 수 있는데, 신호가 가우시안(Gausian) 분포를 갖을 때 관계식은 다음의 식으로 표현된다. The relationship between the mean absolute value (desired MA) and the root mean square value (RMS) required in Equation 3 can be calculated according to the probability distribution characteristic of the signal. When the signal has a Gaussian distribution, the relation is It is expressed by the following equation.                     

Figure 112001012139977-pat00013
Figure 112001012139977-pat00013

즉, 적응형 이득제어부(30C)의 감산기(36)는 요구된 MA값(desired MA)에서 상기 적응형 이득제어부(30C)에 구해진 s(n) 값을 감산하여 에러값(error)을 구하고, 부호비트 부가부(37)에서는 그 에러값(error)이 양수일 때 부호비트로 "0"을 부가하고 음수일 때에는 "1"을 부가한다. 보수 연산기(38)는 상기 부가된 부호비트에 따라 입력신호를 그대로 통과시키거나 2의 보수 연산을 수행하고, 이후 그 결과치가 시프터(39)에서 스텝 크기

Figure 112001012139977-pat00014
에 따라 비트 시프트되는 방식으로 곱셈처리된 다음 가산기(40)에서 g(n)이 더해져 새로운 이득 g(n+1)이 구해진다.That is, the subtractor 36 of the adaptive gain control unit 30C subtracts the s (n) value obtained by the adaptive gain control unit 30C from the required MA value to obtain an error value. The code bit adding unit 37 adds "0" as the sign bit when the error value is positive and adds "1" when the error value is negative. The complementary operator 38 passes the input signal as it is or performs a complementary operation of 2 according to the added code bit, and the resultant value is a step size in the shifter 39.
Figure 112001012139977-pat00014
Then multiply in a bit-shifted manner and then add g (n) in adder 40 to obtain a new gain g (n + 1).

상기 [수학식 3]에서 스텝 크기

Figure 112001012139977-pat00015
는 DAGC 이득의 적응 속도를 결정하는 값으로써, 초기 이득을 계산하기 위한 학습모드에서는 비교적 큰 값을 사용하고, 느리게 변화되는 RMS 값을 추적하기 위한 추적모드에서는 작은 값을 사용한다. 상기
Figure 112001012139977-pat00016
의 예로써, "2"의 제곱 값을 들 수 있다. 상기 [수학식 3]에서 sgn(
Figure 112001012139977-pat00017
) 함수는 인자가 양수일 때 "+1"을, 음수일 때 "-1"의 값을 갖는다. Step size in [Equation 3] above
Figure 112001012139977-pat00015
Is a value that determines the adaptation speed of DAGC gain, and uses a relatively large value in learning mode for calculating the initial gain and a small value in tracking mode for tracking slowly changing RMS values. remind
Figure 112001012139977-pat00016
As an example, a square value of "2" may be mentioned. In Equation 3, sgn (
Figure 112001012139977-pat00017
) Has the value "+1" if the argument is positive and "-1" if it is negative.

상기 증폭기(30A)는 상기와 같은 과정을 통해 계산된 DAGC 이득 g(n+1)로 다음 시간의 입력인 x(n+1)을 증폭처리하여 y(n+1)을 출력하게 된다.The amplifier 30A amplifies the x (n + 1) input next time with the DAGC gain g (n + 1) calculated through the above process and outputs y (n + 1).

이러한 평균절대값 연산부(30B)와 적응형 이득제어부(30C)는 "2"의 제곱 값을 갖는 계수

Figure 112001012139977-pat00018
와 스텝 크기
Figure 112001012139977-pat00019
를 사용하므로 상기 [수학식 2]와 [수학식 3]에서의 곱셈은 실제로 단순한 비트 시프트(bit shift) 연산으로 구현할 수 있게 된다. The average absolute value calculator 30B and the adaptive gain controller 30C have a coefficient having a square value of "2".
Figure 112001012139977-pat00018
And step size
Figure 112001012139977-pat00019
Since the multiplication in [Equation 2] and [Equation 3] can be implemented as a simple bit shift operation.

또한, 상기 [수학식 3]에서 sgn(

Figure 112001012139977-pat00020
) 함수 결과는 "+1"이나 "-1"의 값을 갖게 되므로 실제로 단순한 "2"의 보수(2's complement) 연산으로 구현할 수 있다. In addition, in [Equation 3] sgn (
Figure 112001012139977-pat00020
) The result of the function has a value of "+1" or "-1", so it can actually be implemented as a simple "2" complement operation.

결국, 본 발명에서는 곱셈기나 나눗셈기를 사용하지 않으며, 필터링 계수

Figure 112001012139977-pat00021
와 스텝크기 계수
Figure 112001012139977-pat00022
를 제어함으로써, 느리게 변하는 입력신호 RMS 값의 변화를 추적하는 것이 가능하게 된다.After all, the present invention does not use a multiplier or a divider, and filtering coefficients
Figure 112001012139977-pat00021
And step size factor
Figure 112001012139977-pat00022
By controlling, it is possible to track the change in the slowly changing input signal RMS value.

이상에서 상세히 설명한 바와 같이 본 발명은 DAGC 장치를 구현함에 있어서 곱셈기나 나눗셈기를 사용하지 않으므로 하드웨어의 구성이 간단해지는 효과가 있다. As described in detail above, the present invention does not use a multiplier or a divider in implementing a DAGC device, thereby simplifying the hardware configuration.

또한, 추적모드(tracking mode)를 지원함으로써 느리게 변하는 입력신호 RMS 값의 변화를 추적하여 그에 상응하는 이득을 부여할 수 있는 효과가 있다. In addition, by supporting a tracking mode (tracking mode) it is possible to track the change in the slowly changing input signal RMS value and to give a corresponding gain.

Claims (7)

입력 이산신호 x(n)에 이득 g(n)을 곱하여 출력신호 y(n)을 생성하는 증폭기와; An amplifier for generating an output signal y (n) by multiplying the input discrete signal x (n) by a gain g (n); 상기 출력신호 y(n)을 필터링 계수(
Figure 112006001789331-pat00023
)로 저역필터링하여 평균절대값(MA)인 s(n) 의 갱신값(
Figure 112006001789331-pat00024
)을 구하는 평균절대값 연산부와;
The output signal y (n) is converted into a filtering coefficient (
Figure 112006001789331-pat00023
Low-pass filtering with) to update the value of s (n)
Figure 112006001789331-pat00024
An average absolute value calculating unit for obtaining;
상기 평균절대값 연산부에서 계산된 평균절대값과 요구된 평균절대값으로부터 상기 g(n)에 대한 새로운이득(g(n+1)=
Figure 112006001789331-pat00025
Figure 112006001789331-pat00026
을 구하는 적응형 이득제어부로 구성한 것을 특징으로 하는 자동 이득 제어 장치.
New gain for g (n) from the average absolute value calculated by the average absolute value calculating unit and the required average absolute value (g (n + 1) =
Figure 112006001789331-pat00025
Figure 112006001789331-pat00026
Automatic gain control device, characterized in that consisting of an adaptive gain control unit for obtaining a.
제1항에 있어서, 평균절대값 연산부는,The method of claim 1, wherein the average absolute value calculation unit, 상기 출력신호 y(n)에 대한 평균절대값을 구하는 절대값 연산기와;  An absolute value calculator for calculating an average absolute value of the output signal y (n); 상기 절대값 연산기의 출력신호를 입력받아
Figure 112006001789331-pat00027
을 구하는 감산기와;
Receiving the output signal of the absolute value calculator
Figure 112006001789331-pat00027
A subtractor for obtaining
상기 감산기의 출력 비트를 필터링 계수(
Figure 112006001789331-pat00028
)값에 따라 시프트처리하는 시프터와;
The output bits of the subtractor are filtered coefficients (
Figure 112006001789331-pat00028
A shifter for shift processing according to the "
상기 시프터의 출력신호에 (s(n)) 을 더하는 가산기와; An adder for adding (s (n)) to the shifter output signal; 상기 가산기의 출력신호를 한 스텝 지연시켜 출력하는 지연기로 구성된 것을 특징으로 하는 자동 이득 제어 장치.And a delay device configured to delay and output the output signal of the adder by one step.
제2항에 있어서,
Figure 112001012139977-pat00029
는 저역필터의 컷오프 주파수를 결정하는 필터링 계수인 것을 특징으로 하는 자동 이득 제어 장치.
The method of claim 2,
Figure 112001012139977-pat00029
Is a filtering coefficient for determining a cutoff frequency of the low pass filter.
제3항에 있어서, 필터링 계수는 "2"의 제곱근 값인 것을 특징으로 하는 자동 이득 제어 장치.4. The apparatus of claim 3, wherein the filtering coefficient is a square root value of " 2 ". 제1항에 있어서, 적응형 이득 제어부는 The method of claim 1, wherein the adaptive gain controller 요구된 MA값에서 상기 평균 절대값 연산부에서 구해진 s(n) 값을 감산하여 에러값을 구하는 감산기와; A subtractor which obtains an error value by subtracting an s (n) value obtained by the average absolute value calculator from the requested MA value; 상기 에러값에 따라 부호비트를 부가하는 부호비트 부가부와; A code bit adding unit for adding a code bit according to the error value; 상기 부가된 부호비트에 따라 입력신호를 그대로 통과시키거나 2의 보수 연산을 수행하는 보수 연산기와; A complementary operator configured to pass an input signal as it is or perform a two's complement operation according to the added code bit; 상기 보수 연산기의 출력 비트를 스텝 크기(
Figure 112006001789331-pat00030
)에 따라 시프트 처리하는 시프터와;
The output bit of the complement operator is a step size (
Figure 112006001789331-pat00030
A shifter for shift processing according to;
상기 시프터의 출력신호에 이전 스텝의 이득 g(n)을 더하여 새로운 이득 g(n+1)을 출력하는 가산기와; An adder for outputting a new gain g (n + 1) by adding the gain g (n) of the previous step to the output signal of the shifter; 상기 가산기의 출력신호를 한 스텝 지연시켜 출력하는 지연기로 구성된 것을 특징으로 하는 자동 이득 제어 장치.And a delay device configured to delay and output the output signal of the adder by one step.
제5항에 있어서, 스텝 크기(
Figure 112001012139977-pat00031
)는 초기에는 큰 값으로 설정되고, 느리게 변화하는 RMS 값의 변화를 추적할 때에는 작은 값으로 설정되는 것임을 특징으로 하는 자동 이득 제어 장치.
The method of claim 5 wherein the step size
Figure 112001012139977-pat00031
) Is initially set to a large value, and is set to a small value when tracking a slowly changing RMS value.
제5항에 있어서, 스텝 크기(
Figure 112001012139977-pat00032
)는 "2"의 제곱근 값인 것을 특징으로 하는 자동 이득 제어 장치.
The method of claim 5 wherein the step size
Figure 112001012139977-pat00032
) Is a square root value of "2".
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