KR100657371B1 - Ｃｄｍａ 시스템 전송 매트릭스 계수 계산 - Google Patents

Abstract

본 발명은 각각의 콘볼루션을 별도로 수행하는 것에 비해 회로 크기 및 실행 시간을 동일하게 유지하면서, 시스템 전송 계수 매트릭스를 구성하기 위하여 확산 코드, 스크램블링 코드 및 채널 응답의 콘볼루션들을 합성하는데 특히 유용한 데이터 처리용의 장치 및 방법이 개시된다. 실수 채널 응답값들을 처리하기 위한 제1 레지스터(200)와 허수 채널 응답값들을 처리하기 위한 제2 레지스터(100)는 콘볼루션을 통하여 채널 응답을 이동시키기 위하여 사용된다. 승산기 대신에, 피라미드 구성으로 접속된 최적화된 최소 갯수의 가산기들(A12-A13; A25-A28)이 구성을 간단히하고 코드의 필요한 승산을 수행하기 위하여 사용된다. 전체 방법의 일부로서 이진수 표시로부터 복소수 표시로의 채널 코드 변환을 포함시킴으로써 불필요한 가산기들이 장치로부터 제거된다.

CDMA, 전송 매트릭스 계수, 콘볼루션, 확산 코드

Description

ＣＤＭＡ 시스템 전송 매트릭스 계수 계산{CDMA SYSTEM TRANSMISSION MATRIX COEFFICIENT CALCULATION}

본 발명은 무선 디지털 통신 시스템에 관한 것이다. 보다 구체적으로, 본 발명은 시스템 전송 매트릭스 계수를 계산하기 위해 무선 TD-CDMA 통신 수신기 내에서 확산 코드, 스크램블링 코드 및 채널 응답을 콘볼루션하기 위한 방법 및 장치에 관한 것이다.

제3세대 파트너십 프로젝트(3GPP)에서 지정한 것과 같은 TD-CDMA 시스템에서의 통신 중에, 적어도 하나의 기지국과 사용자 장치간의 각각의 신호 버스트는 복수의 타임 슬롯으로 분할되어지는 프레임 구조를 따라 전송 및 수신된다. 도 1은 채널 추정 용도로 기지국에 의해 사용자 장치에 특히 할당된, 2개의 데이터 기호 버스트 사이에 배치된 소정의 미드앰블을 포함하는 통신 버스트 타임 슬롯의 구조를 나타내고 있다. 미드앰블 정보는 다수의 칩들에 특징이 있고, 도 1에서 Tc는 칩 주기를, Lm은 미드앰블 길이를 나타내고 있다. 미드앰블 칩들은 수신기 내에서의 필터 처리에 의해 실수 성분과 허수 성분으로 구성된 채널 응답으로 변환된다. TD-CDMA 시스템에서는 수개의 사용자 장치가 동일한 타임 슬롯에 할당될 수 있기 때문에, 각각의 사용자 장치는 하나의 사용자 장치 미드앰블 채널 표시를 다른 사용자 장치 미드앰블 채널 표시와 구별하기 위하여 고유한 확산 코드 및 이 코드에 첨부된 확산 인자를 갖고 있다. 하나의 기지국을 다른 기지국과 구별하기 위하여 신호에 스크램블링 코드가 부착되며, 이렇게 함으로써 사용자 장치가 2개의 부근 기지국의 범위 내에 있을 때에 가끔 발생하는 기지국간 간섭을 방지한다.

무선 전송이 송신기와 수신기간의 공기를 통하여 이루어질 때에, 신호 반사 및 외부 잡음 효과는 수신된 신호가 최초의 상태로부터 달라지게 한다. 그러므로, 통신 시스템 내에서, 특정의 기지국 및 사용자 장치에 고유한 공지의 시스템 전송 특성의 표시를 개발하는 것이 유용하다. 3GPP 시스템에 있어서, 계수값들의 시스템 전송 매트릭스 A 및/또는 그 복소수 공액 전치행렬(complex conjugate transpose) A^H는 상기 용도로 사용된다. 수신된 신호를 시스템 전송 매트릭스 계수에 적용하는 것은 외부적으로 변경된 수신 신호로부터 원래의 신호 데이터를 추출하기 위한 한가지 방법이다.

본 발명은 각각의 콘볼루션을 별도로 수행하는 경우와 비교해 회로 크기 및 실행 시간을 동일하게 유지하면서, 시스템 전송 계수 매트릭스를 구성하기 위하여 확산 코드, 스크램블링 코드 및 채널 응답의 콘볼루션들을 합성(combine)하는데 특히 유용한 데이터 처리용 장치 및 방법을 제공한다.

본 발명은, 복소수 표시와 같은 일련의 이중 요소 데이터 값 V₁ 내지 V_x [여기에서, 1부터 x까지의 각각의 정수 m에 대한 데이터값 V_m은 N비트(여기에서 N은 양 의 짝수 정수임) 2진값을 갖는 제1 요소 A_m과 제2 요소 B_m에 대응함]의 처리를 특히 수행하여 일련의 데이터 값 V'₁ 내지 V'_y [여기에서, 1부터 y까지의 각각의 정수 p에 대한 데이터 값 V'_p는 제1 요소 A'_p와 제2 요소 B'_p에 대응함]를 생성한다. 상기 일련의 데이터 값 V₁ 내지 V_x는 확산 인자가 2^M(여기에서 M은 정수이고 2^M ≤N임)인 통신 신호의 채널 응답값을 나타내는 것이 바람직하다. 그러한 경우에 N비트 2진값은 통신 신호와 관련된 채널 코드값을 나타내고, 일련의 데이터값 V'₁ 내지 V'_y는 시스템 전송 매트릭스의 한 행의 값들을 나타낸다. N은 양호하게는 2의 자승(power)이다.

제1 요소 시프트 레지스터(R₁) 및 제2 요소 시프트 레지스터(R₂)가 제공된다. 각 레지스터(R₁, R₂)는 1부터 N까지의 각 정수 i에 대하여 일련의 N개의 위치 Ci를 갖는다. 각 레지스터(R₁, R₂)는 제1 성분 가산기 회로(A_1,1, A_1,2 )에 각각 관련됨과 아울러 제2 성분 가산기 회로(A_2,1, A_2,2)에 각각 관련된다.

각각의 가산기 회로는 1부터 N/2까지의 각각의 정수 k에 대하여 일련의 N/2개의 선택적으로 제어가능한 입력 I_k를 갖는다. 각 가산기 회로 입력은 상이한 레지스터 위치에 결합되어 그로부터 데이터를 수신한다. 각 가산기 회로 입력은 그 각각의 레지스터 위치와 관련된 제어 비트를 통하여 제어가능하며, 여기에서 상기 제 어 비트는 집합적으로 N비트 2진값에 대응한다. 레지스터 R_R의 위치 Ci에 관련된 각 제어 비트 B_i는 1부터 N까지의 각각의 정수 i에 대하여 레지스터 R_I의 대응하는 위치 Ci와 관련된 제어 비트 B_i와 동일하고, 그리하여 입력단은 제어 비트의 값에 따라서, 결합되는 위치로부터의 데이터를 수신 데이터의 값 또는 반전값으로서 수신한다. 각각의 가산기 회로는 그 각각의 제어가능한 입력단에서 수신된 값들의 합을 출력하기 위한 출력단을 구비하고 있다.

바람직하게는, 제1 성분 가산기 회로 A_1,1은 입력단 I_k가 1부터 N/2까지의 각각의 정수 k에 대하여 레지스터 위치 C2k-1로부터 데이터를 수신하도록 레지스터 R₁과 결합된다. 제2 성분 가산기 회로 A_2,1은 입력단 I_k가 1부터 N/2까지의 각각의 정수 k에 대하여 레지스터 위치 C2k로부터 데이터를 수신하도록 레지스터 R₁과 결합된다. 제1 성분 가산기 회로 A_1,2는 입력단 I_k가 1부터 N/2까지의 각각의 정수 k에 대하여 레지스터 위치 C2k로부터 데이터를 수신하도록 레지스터 R₂와 결합된다. 제2 성분 가산기 회로 A_2,2는 입력단 I_k가 1부터 N/2까지의 각각의 정수 k에 대하여 레지스터 위치 C2k-1로부터 데이터를 수신하도록 레지스터 R₂와 결합된다.

제1 성분 합성기 회로는 처리된 값 V'_p의 제1 요소값 A'_p를 출력하기 위하여 제1 성분 가산기 회로 A_1,1, A_1,2의 출력단에 결합된다. 제2 성분 합성기 회로는 처리 된 값 V'_p의 제1 요소값 B'_p를 출력하기 위하여 제2 성분 가산기 회로 A_2,1, A_2,2의 출력단에 결합된다.

레지스터 R_R, R_I는 그 각각의 위치의 데이터를 시프트시키고 새로운 데이터를 수신하여, 그 후 다음 처리값 V'_p+1을 발생하도록 동작가능하다. 바람직하게는, 레지스터 R₁, R₂는 2부터 N까지의 각각의 정수 i에 대하여 각각의 위치 Ci-1의 데이터를 위치 Ci로 시프트시키고 위치 C1에서 새로운 데이터를 수신하여, 그 후 다음 처리값을 발생하도록 동작가능하다.

바람직하게는, 처리될 데이터값 시리즈에 대응하는 통신의 확산 인자에 기초하여 레지스터 및 가산기 회로를 동작적으로 제어하는 제어 회로가 제공된다. 제어 회로는 일련의 데이터값 V₁ 내지 V_x를, 그 다음에 일련의 N-1개의 제로값들을 레지스터에 N/2^M회 순차 입력하여, 각각 시스템 전송 매트릭스의 한 행의 값들을 나타내는 N/2^M 시리즈의 데이터값 V'₁ 내지 V'_y(여기에서 y = x + N-1)를 생성하도록 동작한다. 제어 회로는 2^M＜N일 때 가산기 회로의 입력들을 선택적으로 인에이블 및 디세이블함으로써 일련의 데이터값 V₁ 내지 V_x가 레지스터에 입력될 때마다 상이한 세트의 2^M개의 입력단이 각 레지스터로부터 인에이블되고 나머지의 모든 가산기 입력들은 디세이블되도록 동작한다.

바람직하게는, 레지스터 R₁ 및 R₂는 위치당 F개의 비트를 가진 16-위치 형태(N=16)이며, 콘볼루션을 통하여 채널 응답을 이동시키는데 사용된다. 승산기 대신에, 피라미드 구성으로 접속된 최적화된 최소 갯수의 가산기가 구성을 간단히 하고 코드의 필요한 승산을 수행하기 위하여 사용된다. 전체 방법의 일부로서 이진수 표시로부터 복소수 표시로의 채널 코드 변환을 포함시킴으로써 불필요한 가산기들이 장치로부터 제거된다.

기타의 목적 및 장점들은 이하의 설명으로부터 당업자가 쉽게 이해할 수 있을 것이다.

이하, 첨부 도면을 참조하여 본 발명의 양호한 실시예를 설명한다. 도면에 있어서 동일한 구성 요소는 동일한 부호로 표시하였다.

도 1은 본 발명이 적용되는 다중 칩의 미드앰블을 포함하는 타임 슬롯 구조도.

도 2a는 채널 응답의 실수부를 콘볼빙하기 위한 장치를 나타내는 도.

도 2b는 채널 응답의 허수부를 콘볼빙하기 위한 장치를 나타내는 도.

도 3은 시스템 전송 계수 매트릭스를 구성하는데 이용되는 실수 및 허수 출력을 생성하기 위해 도 2a 및 도 2b에 도시된 장치의 출력을 합산하기 위한 장치를 나타내는 도.

도 4는 도 2a 및 도 2b의 가산기 트리 입력들을 위한 회로도.

도 5는 시스템 전송 매트릭스 복소수 공액 전치행렬 A^H의 크기를 나타내는 도.

도 6은 확산 인자 1에 대한 시스템 전송 매트릭스 복소수 공액 전치행렬 A^H의 크기를 나타내는 도.

도 2a 및 도 2b를 참조하면, TD-CDMA 타임 슬롯과 관련된 일련의 실수 및 허수 채널 응답 칩 값들의 콘볼루션을 수행하는 회로도(100, 200)가 각각 도시되어 있다. 채널 응답값들은 실수부 CRR과 허수부 CRI로 분리된다. 실수 채널 응답 CRR은 회로 100에 의해 처리되는 반면, 허수 채널 응답 CRI는 회로 200에 의해 직렬로 처리된다.

도 2a에서, 레지스터 R_R은 바람직하게는 16-위치 레지스터이고, 이 레지스터는 채널 응답 CRR의 실수부를 수신한다. 레지스터 R_R의 각 위치 Ci(i = 0∼15)는 위치당 F개의 비트를 가지며, 여기에서 F는 선택된 데이터 비트 크기이고 바람직하게는 10이다. 위치들의 수는 양호한 채널 코드 크기와 대응하고, 현재는 3GPP에서 16으로 지정되어 있지만 바람직하게는 수에 있어서 2의 멱수(power)이다. 실수 성분 회로(100)는 복수개의 부품 A1 - A14를 포함하고, 각각의 가산기 부품은 2개의 입력단과 2개 입력의 합을 출력하는 단일 출력단을 가진 가산기를 구비한다. 가산기 부품 A1 - A8은 바람직하게는 도 4에 도시된 바와 같이 구성된다. 가산기 부품 A9 - A14는 단순한 가산기를 사용하여도 좋다.

가산기 부품 A1, A2, A3, A4는 레지스터 R_R의 홀수 위치로부터 입력을 수신하여 각 쌍의 입력에 대하여 가산 또는 감산을 수행한다. 유사하게, 가산기 부품 A5, A6, A7 및 A8은 레지스터 R_R에 결합되어 채널 응답 값에 대하여 가산 또는 감산을 수행하지만, 단지 레지스터 R_R의 짝수 위치에서만 동작한다. 가산기 부품 A1-A4, A9-A11은 공동으로 가산기 부품 A1-A4에 의해 정의된 입력 및 가산기 부품 A11에 의해 정의된 출력을 가진 하나의 가산기 트리 회로를 형성한다. 마찬가지로, 가산기 부품 A5-A8, A12-A14는 제2 가산기 트리 회로를 형성한다. 상기 가산기 트리 회로들과 상기 레지스터 R_R은 레지스터 R_R을 통하여 처리되는 CRR 값의 처리값의 실수부 및 허수부가 계산되도록 서로 관련된다.

비트 CC0 내지 CC15를 가지며 제어 신호로서 작용하는 채널 코드 CC는 가산기 부품 A1-A8에 입력된다. 이진 채널 코드는 가산기 부품 A1-A8이 각각의 제어 비트에 의존하여 가산 또는 감산을 행하도록 제어하며, 바람직하게는 채널 코드 CC 비트가 0일 때에는 가산을 하고 채널 코드 CC 비트가 1일 때에는 감산을 행하도록 제어한다.

도 4는 하나의 가산기(A1')와 2개의 2의 보수 장치(TC1, TC2)를 가진 입력 가산기 부품 A1의 양호한 구성을 나타내고 있다. 입력 CRR1과 CRR3는 레지스터 R_R의 제2 및 제4 위치(C1, C3)에 포함된 실수 채널 응답값을 수신하고, 이 값들은 2의 보수 장치(TC1, TC2)에 의해 처리된다. CCR 값의 가산 또는 감산은 2의 보수 장치(TC1, TC2)의 출력을 합산하는 가산기 A1'에 의해 달성된다. 2의 보수 장치(TC1, TC2)는 입력값들에 대하여 하나의 값만을 통과시키거나 그 2의 보수를 가산기(A1')로 통과시키도록 작용한다. 16비트 채널 코드 제어 신호 CC의 제2 비트 CC1은 2의 보수 장치 TC1에 의해 수행되는 동작을 결정하고, 채널 코드의 제4 비트 CC3는 2의 보수 장치 TC2에 의해 수행되는 동작을 결정한다.

도 2a를 참조하면, 가산기 A9는 A1과 A2에 의해 수행된 합산 결과를 다시 합산한다. 유사하게, 가산기 A10은 A3의 합과 A4의 합을 합산하고, 가산기 A12는 A5와 A6의 합을 합산하며, 가산기 A13은 A7과 A8의 합을 합산한다. 가산기 A11은 A9의 합과 A10의 합을 합산함으로써 실수 채널 응답값의 실수부인 출력 AC를 생성한다. 실수 채널 응답값의 허수부인 출력 jAD는 가산기 A12와 A13의 출력을 합산하는 가산기 A14에 의한 합산 출력이다.

도 2b에 도시한 처리 회로(200)는 도 2a에 도시한 회로(100)와 유사하게 구성된다. 그러나, 시프트 레지스터 R_I는 채널 응답의 허수부(CRI)를 수신한다. 가산기 성분 A15 내지 A28은 가산기 성분 A1 내지 A14에 대응하며, 레지스터 R_I에 2개의 관련된 가산기 트리 회로를 제공한다. 도 2b에 도시한 회로(200)의 가산기 트리 회로의 2개의 출력은, 출력 BD로 도시한 실수부에 대응하는 값이 레지스터 R_I의 짝수 위치로부터 오고 허수 출력 jBC에 대응하는 값이 레지스터 R_I의 홀수 위치들의 최종 합이기 때문에, 도 2a에 도시한 회로(100)에서의 가산기 트리 회로의 출력과 반대 이다. 짝수 및 홀수 레지스터 위치와 관련된 실수 및 허수 출력의 구성은 완전히 반대이고 동일한 결과를 얻을 수 있다. 구체적으로 말하면, 도 2a 및 도 2b에 도시된 레지스터 R_R 및 R_I에 있어서, 출력 AC와 jBC는 짝수 레지스터 위치로부터 유도되고, 출력 BD와 jAD는 홀수 레지스터 위치로부터 유도된다.

비록, 도 2a 및 도 2b의 레지스터가 각각 16개의 위치로 표시되어 있지만, 본 발명에 따른 채널 응답값의 콘볼루션은, 일반적으로, 2N개의 레지스터 위치를 갖는 레지스터와, 모두가 짝수 및 홀수 레지스터 위치에서의 합산을 수행하도록 구성된 약간의 가산기의 조합을 이용하여 달성될 수 있다.

회로(100, 200)의 4개의 출력값(AC, BD, jAD, jBC)은 수학식 1로 표시한 바와 같은 승산 연산의 실수부와 허수부를 나타낸다.

A ^H = (A+jB)*(C+jD)

여기에서, A는 채널 응답의 실수부이고, B는 채널 응답의 허수부이며, C는 채널 코드 CC의 비트 C1, C3, C5, C7, C9, C11, C13, C15에 대응하고, D는 채널 코드의 비트 C0, C2, C4, C6, C8, C10, C12, C14에 대응한다. 각각의 채널 코드 비트는 완전한 실수 또는 완전한 허수인 값을 나타낸다. 따라서, 가산기 트리 회로는 레지스터 R_R 및 R_I의 모든 홀수 위치 또는 모든 짝수 위치에 배선결합(hardwired) 될 수 있다. 어느 채널 코드 비트가 실수인지 또는 허수인지를 결정하기 위하여 본 발명에 따라 사용되는 가산기 트리는 하드웨어 공간을 더 많이 소모하는 승산기의 필요성을 제거한다.

도 3에 도시된 바와 같이, 부가적인 회로는 회로(100, 200)의 가산기 트리의 출력들을 합성하여, 시스템 전송 계수 매트릭스 복소수 공액 전치행렬 A^H를 구성하는 데 사용되는 실수 및 허수 출력값들에 대응하는 계수값들을 생성하기 위해 제공된다. 감산기 S1은 처리된 실수 채널 응답 신호의 실수부 및 허수 채널 응답 신호의 실수부를 차감하기 위하여 회로 100의 출력 AC 및 회로 200의 출력 BD와 관련된다. 가산기 A29는 처리된 허수 채널 응답 신호의 허수부와 실수 채널 응답 신호의 허수부를 합산하기 위해 회로 200의 출력 jBC 및 회로 100의 출력 jAD와 관련된다. 가산기 A29에 의해 생성된 합산 결과는 그 다음에 그 허수 출력에 대하여 2의 보수 장치 TC3를 통과하고, 상기 보수 장치는 A 매트릭스의 복소수 공액을 생성한다. 본 발명의 다른 실시예에서는 2의 보수 장치 TC3를 생략함으로써 도 2a, 도 2b 및 도 3이 A 매트릭스를 생성할 수 있게 하고, 이러한 구성은 CDMA 신호의 처리에 또한 유용하다.

바람직하게, 채널 코드 CC는, 수학식 2로 표시한 바와 같이, 16 비트 길이의 스크램블링 코드 S와 변형된 16 비트 확산 코드 SCM의 배타적 OR(XOR) 연산에 의해 생성된 16 비트 길이의 이진수이다.

CC = S XOR SCM

16 비트 SCM을 생성하기 위해, 확산 코드 SC는 16 비트값이 만들어질 때까지 확산 코드 SC의 첫번째 SF 디지트를 반복함으로써 변형되는데, 여기에서 SF는 확산 인자값이다. 예를 들어, 확산 인자 SF가 8일 때에, 확산 코드 SC=0011 1111 0000 1010 이고, 변형된 확산 코드 SCM=0011 1111 0011 1111, 즉, SC의 처음 8 비트가 두번 반복된다. 이러한 방식의 채널 코드 구성은 채널 응답(CR) 값, 확산 코드(SC) 및 스크램블링 코드(S)의 콘볼루션을 위한 필요한 수단을 제공한다. 채널 코드(CC)는, 처리되는 특정의 UE/기지국에 확산 인자(SF)와 스크램블링 코드(S)가 설정되어 있기 때문에, 콘볼루션 처리 동안에 고정상태로 유지된다. 모든 연산들을 개별 처리 단계에서 수행하는 대신 동시에 합성(즉, 스크램블링 코드와 확산 코드의 합성)함으로써, 승산기들이 제거된다. 필요한 가산기의 수가 또한 개시된 설계에 대하여 최적화된다.

16 비트 채널 코드 CC는 가산기에 입력되는 값들이 합산 전에 무시되어야 하는지 또는 동일하게 유지되어야 하는지를 판정하기 위하여 도 2a의 제1 레벨 가산기 성분 A1 내지 A8 및 도 2b의 가산기 성분 A15 내지 A22에 대한 제어 신호로서 계속 제공된다. 전술한 바와 같이, 각각의 가산기는 그 가산기에 입력되는 등록된 위치에 상관하는 채널 코드 비트에 의해 제어된다. 예를 들어, 가산기 A1은 도 2a에 도시된 레지스터 R_R의 위치 C1과 C3에 대응하는 채널 코드 비트 CC1과 CC3에 의해 제어된다.

또한, 회로(100, 200) 및 가산기 트리 회로의 동작은 확산 인자(SF)에 의해 제어된다. 16 위치 레지스터를 사용하는 양호한 실시예에 있어서, 확산 인자로서 가능한 값은 1, 2, 4, 8 또는 16이다. 각각의 회로(100, 200)에 의해 수행될 각각의 채널 응답(CR) 세트에 대한 완전한 처리 주기의 수는 관계 16/SF에 기초하여 정하여진다. 예를 들어, 확산 인자 SF=16에 대하여 처리 회로(100, 200)는 CR 값들의 세트를 처리하기 위해 1 주기동안 동작하고, SF=4에 대하여 CR 값들은 4회(16/4) 처리된다.

레지스터들은 초기에 모든 위치에서 제로값을 갖는다. 일단 주기 처리가 시작되면, 최초의 CR값이 위치 C0에 최초로 입력되고, 각 위치 Ci(값=0)의 콘텐츠가 1 위치씩 우측으로 이동된다. 레지스터 R_R의 위치 C0는 실수 성분을 수신하고, 레지스터 R_I의 위치 C0는 허수 성분을 수신한다. 복소 계수값은 전술한 바와 같이 레지스터 값 및 선택적으로 제어된 가산기 트리에 기초하여 도 3의 합성 회로에서 계산되어 출력된다. 그 다음에, 레지스터 위치의 값들은, 각각의 레지스터 R_R 및 R_I에 대하여 각각, 레지스터 위치 Ci(i＞1)가 레지스터 위치 Ci-1로부터 값을 수신하고, 그 다음의 CR 값이 위치 C0에 입력되도록 다시 이동된다. 그 후, 처리는 모든 CR값의 세트가 순차적으로 위치 C0-C15에 입력되는 주기의 기간동안 반복한다. 모든 CR값의 세트가 입력된 후에는 최종의 CR값이 위치 C15의 밖으로 이동될 때까지 제로값이 위치 C0 및 각각의 후속 위치에 입력되는 동안 처리가 계속된다. 따라서, N개의 값을 갖는 CR 세트에 대하여, 각각의 연산 주기 동안에 N+15개의 값들이 출력된다. 일반적으로, 시스템이 X개의 레지스터 위치로 구성되는 경우, 연산 주기는 1세트의 N개의 값으로부터 N+(X-1)개의 출력값을 생성한다.

각 처리 주기에서 가산기 트리 회로에 대한 활성 입력의 수는 16/SF와 같다. 다른 세트의 입력들은 CR값들이 1회 이상 처리될 때, 즉 SF≠16일 때 각 주기에서 활성이다. 확산 인자 SF=8일 때, 제1 연산 주기는 채널 코드 CC0 내지 CC7의 처음 8 비트에 의해 제어된다. 따라서, 도 2a의 가산기 성분 A1, A2, A5, A6 및 도 2b의 가산기 성분 A15, A16, A19, A20의 입력들은 활성화되어 위치 C0 내지 C7로부터 값들을 수신한다. 이 제1 연산 중에, 모든 나머지의 입력들은 마치 0의 값을 수신하는 것처럼 동작한다.

제2 주기동안에 가산기 성분 A3, A4, A7, A8 및 A17, A18, A21, A22의 입력들은 활성화되어 레지스터 R_R 및 R_I로부터 데이터를 수신하고, 기타의 가산기 트리 입력들은 비활성화된다. 확산 인자 SF=2일 때, 활성 입력들은 제1 주기 동안에 레지스터 위치 C0와 C1으로부터 입력되고, 제2 주기 동안에 레지스터 위치 C2와 C3로부터 입력되며, 이와 같이 하여 최종의 제8 주기 동안에는 레지스터 위치 C14와 C15로부터 입력되는 것이 바람직하다. 도 2a 및 도 2b의 변환기(101)는 레지스터 R_R 및 R_I로부터의 가산기 성분 입력의 활성화를 제어하기 위하여 확산 인자 SF에 응답하여 인에이블 신호(E)를 생성한다.

도 5는 H x W의 크기를 갖는 시스템 전송 계수 매트릭스 A^H의 블록 터프렛(block-tuplet) 구조를 나타내는 것이며, 여기에서 H=16은 통신 시스템의 가능한 벡터의 양호한 최대수에 기초하여 정해진다. 매트릭스의 16개의 행을 채우기 위하여, 채널 응답 시퀀스마다 16 연산 주기가 수행되고, 각 연산 주기는 A^H 매트릭스의 한 행의 벡터의 값들을 결정하도록 채널 코드에 의해 제어된다. 일련의 N개(여기에서 N=57)의 값들에 대하여, 각 매트릭스 행은 W=72 값을 포함하여, 최종의 N값이 마지막 레지스터 위치를 통과할 때까지 상기 일련의 값들이 처리된다. 상기 N, W 및 H는 특정의 통신 시스템에 따라서 변화될 수 있다.

3GPP에서, 표준 리소스 유닛(RU)은 확산 인자(SF)에 의해 정의된다. 확산 인자(SF)는 특정의 RU에 대하여 비트당 칩의 수, 즉 비트율을 나타낸다. 따라서, 확산 인자 SF=8인 RU는 확산 인자 SF=16인 RU에 비하여 2배의 비트율을 갖는다. 그러므로, 도 5의 행 7과 8에 도시된 바와 같이, 레지스터 R_R 및 R_I를 통하여 채널 응답값 세트의 단지 하나의 처리 주기만이 필요하기 때문에, 확산 인자 SF=16인 각 RU에 대하여 매트릭스 A^H의 1행이 사용된다. 확산 인자 SF=8인 RU는 2개의 처리 주기를 필요로 하고, 따라서, 매트릭스의 2개의 행을 점유한다. 확산 인자가 4인 경우, RU는 채널 응답의 4회 통과 동안 매트릭스의 4개의 행을 점유한다. 유사하게 확산 인자가 2인 RU는 8개의 행을 점유하고, 확산 인자가 1인 RU는 모두 16개의 행을 점유한다. 상기 시스템은 만일 15개의 행이 채워졌으면 확산 인자가 16인 RU에 대하여 최종 연산이 수행되도록 설계되어 있다. 그렇지 않으면, 하나의 매트릭스 행 내에 임의의 다른 확산 인자가 정해질 수 없으므로 매트릭스의 최종 행이 제로값으로 채워진다. 유사하게, 모든 기타의 조합에 대하여, 나머지의 행들이 점유되므로 시스템은 적당한 확산 인자에 맞춰서 조정된다.

도 5에 도시된 바와 같이, 확산 인자가 16인 경우, 매트릭스의 전체 행은 콘볼루션 결과의 계산된 계수 값들로 채워진다. 다른 모든 확산 인자에 대해서, 매트릭스 행의 한쪽 단부 또는 양쪽 단부에 있는 연속 제로의 블록은 가산기 트리 입력들을 제어하는 인에이블 신호(E)에 기인하여 생성되고, 이것에 의해 선택된 제로값이 처리 중에 강제로 입력된다. 예를 들어, 확산 인자 SF=8일 때, 행 1의 최종 8개의 값들은 0으로 되는데, 그 이유는 레지스터의 최초 8개의 위치와 관련된 입력들만이 활성화되고, 이 입력들은 제1 연산 주기의 최종 8주기 동안에 0의 값을 유지할 것이기 때문이다. 유사하게, (제2 처리 주기 결과와 관련된) 매트릭스의 행 2의 최초 8개의 값들은 위치 C0 내지 C7과 관련된 가산기 트리 입력들이 비활성이고 위치 C8 내지 C15가 제2 통과의 최초 8 처리 반복 중에 0의 값을 갖기 때문에 0이다.

도 6은 확산 인자 SF=1일 때에 가산기 성분에 대한 인에이블 신호(E)의 효과를 나타내고 있다. 채널 응답의 제1 통과 중에는 위치 C1 내지 C15로부터의 가산기 트리 입력들이 인에이블 신호(E)에 의해 제어되는 대로 비활성일 것이므로 위치 C0로부터의 입력만이 가산기 성분 A5 및 A19에 의해 처리될 것이다. 제2 통과 중에는 레지스터 위치 C1으로부터의 입력이 가산기 트리에 단일의 입력을 제공하며, 이와 같은 방식으로 레지스터 위치 C15가 인에이블된 입력을 가산기들에게 제공하는 때인 제16 주기까지 계속된다.

비록, 지금까지 본 발명을 특정의 실시예를 구체적으로 인용함으로써 부분적으로 설명하였지만, 이 구체적인 인용은 예시적인 것이지 제한적인 것이 아니다. 당업자라면 여기에서 설명한 본 발명의 정신 및 범위로부터 일탈함이 없이 발명의 구조 및 동작 방식 등에 대하여 많은 변형이 가능함을 알 것이다.

Claims (15)

1. 일련의 데이터값 V₁ 내지 V_x[여기서, 1부터 x까지의 각 정수 m에 대한 데이터값 V_m은 2^N비트(N은 1보다 큰 정수) 2진값을 가진 복소수 A_m+jB_m(여기서 j=

   

   )에 대응함]를 처리하여 일련의 데이터값 V'₁ 내지 V'_y[여기서, 1부터 y까지의 각 정수 p에 대한 데이터값 V'_p는 복소수 A'_p+jB'_p에 대응함]를 생성하는, 데이터값 처리 장치에 있어서:

   실수 성분 시프트 레지스터(R_R) 및 허수 성분 시프트 레지스터(R_I)를 포함하며,

   상기 각각의 레지스터는 1부터 2^N까지의 각 정수 i에 대하여 일련의 2^N개의 위치 Ci를 가지며;

   상기 각각의 레지스터는 실수 성분 가산기 회로(A1-A4, A9-A11)(A19-A22, A26-A28) 및 허수 성분 가산기 회로(A5-A8, A12-A14)(A15-A18, A23-A25)에 각각 관련되고;

   각각의 가산기 회로는 1부터 2^N-1까지의 각 정수 k에 대하여 일련의 2^N-1개의 선택적으로 제어가능한 입력 I_k를 가지며;

   상기 실수 성분 가산기 회로(A1-A4, A9-A11)는 1부터 2^N-1까지의 각 정수 k에 대하여 입력 I_k가 레지스터 위치 C2k-1로부터 데이터를 수신하도록 레지스터 R_R과 연결되고;

   상기 허수 성분 가산기 회로(A5-A8, A12-A14)는 1부터 2^N-1까지의 각 정수 k에 대하여 입력 I_k가 레지스터 위치 C2k로부터 데이터를 수신하도록 레지스터 R_R과 연결되며;

   상기 실수 성분 가산기 회로(A19-A22, A26-A28)는 1부터 2^N-1까지의 각 정수 k에 대하여 입력 I_k가 레지스터 위치 C2k로부터 데이터를 수신하도록 레지스터 R_I와 연결되고;

   상기 허수 성분 가산기 회로(A15-A18, A23-A25)는 1부터 2^N-1까지의 각 정수 k에 대하여 입력 I_k가 레지스터 위치 C2k-1로부터 데이터를 수신하도록 레지스터 R_I와 연결되며;

   각각의 입력은 각 레지스터 위치와 관련된 제어 비트 B_i를 통해 제어 가능하며, －여기서, 상기 제어 비트들은 집합적으로 2^N 비트 2진값에 대응하고, 레지스터 R_R의 위치 Ci에 관련된 각각의 제어 비트 B_i는 1부터 2^N까지의 각 정수 i에 대하여 레지스터 R_I의 대응하는 위치 Ci와 관련된 제어 비트 B_i와 동일하며, 이로써 상기 입력은 그 입력이 연결된 위치로부터의 데이터를 상기 제어 비트의 값에 따라 수신 데이터의 값 또는 그 반전 값으로서 수신함;

   각각의 가산기 회로는 그 각각의 제어가능한 입력들에 의해 수신된 값들의 합을 출력하기 위한 출력을 구비하며,

   실수 성분 합성기 회로(S1)는, 상기 실수 성분 가산기 회로(A1-A4, A9-A11)(A19-A22, A26-A28)의 출력들에 결합되어 처리된 값 V'_p의 합성된 실수 성분값 A'_p를 출력하며;

   허수 성분 합성기 회로(A29)는, 상기 허수 성분 가산기 회로(A5-A8, A12-A14)(A15-A18, A23-A25)의 출력들에 결합되어 처리된 값 V'_p의 합성된 허수 성분값 jB'_p를 출력하며;

   상기 레지스터들(R_R, R_I)은 2부터 2^N까지의 각 정수 i에 대하여 각각의 위치 Ci-1의 데이터를 위치 Ci로 시프트시키고 위치 C1에서 새로운 데이터를 수신한 후 다음 처리된 값 V'_p+1을 발생하도록 동작가능한

   상기 데이터 값 처리 장치.
2. 제1항에 있어서,

   수신된 CDMA 통신 데이터 －여기서, 상기 일련의 데이터값 V₁ 내지 V_x는 확산 인자가 2^M(여기서 M은 N보다 작거나 같은 양의 정수임)인 통신 신호의 채널 응답값을 나타내고, 2^N 비트 2진값은 상기 통신 신호와 관련된 채널 코드값을 나타내며, 일련의 데이터값 V'₁ 내지 V'_y는 시스템 전송 계수 매트릭스의 한 행의 값을 나타냄－를 처리하며,

   처리될 데이터값 시리즈에 대응하는 통신의 확산 인자에 기초하여 상기 레지스터들 및 상기 가산기 회로들을 동작 가능하게 제어하는 제어 회로(101)를 더 포함하며,

   상기 제어 회로(101)는,

   상기 레지스터들에 2^N-M회 일련의 데이터값 V₁ 내지 V_x를 순차 입력한 다음 일련의 2^N-1개의 제로값을 순차 입력하여 각각 시스템 전송 계수 매트릭스의 한 행의 값을 나타내는 2^N-M 시리즈의 데이터값 V'₁ 내지 V'_y(여기에서, y=x+2^N-1)를 생성하도록 동작하며,

   2^M＜2^N일 때 가산기 회로의 입력을 선택적으로 인에이블 및 디세이블하여 일련의 데이터값 V₁ 내지 V_x가 상기 레지스터들에 입력될 때마다 각 레지스터로부터의 상이한 세트의 2^M개의 입력이 인에이블되고 다른 모든 가산기 입력들은 디세이블되도록 동작하는,

   데이터 값 처리 장치.
3. 제2항에 있어서, 각 레지스터가 16개의 위치를 가지며 각각의 가산기 회로는 8개의 입력과 7개 가산기들의 트리를 갖도록 N=4인 것인, 데이터 값 처리 장치.
4. 제2항에 있어서, 각각의 가산기 회로는 2^N-1-1개 가산기들의 트리를 포함하는 것인, 데이터 값 처리 장치.
5. 제4항에 있어서, 상기 레지스터 위치 데이터는 2진값이고, 각각의 가산기 회로 입력은 상기 입력들에 대응하는 레지스터 위치로부터 값을 수신하여, 대응하는 제어 비트가 1이면 수신된 값을, 상기 제어 비트가 0이면 수신된 값의 2의 보수를 상기 가산기 트리에 출력하는, 선택적으로 동작가능한 2의 보수 회로를 포함하는 것인, 데이터 값 처리 장치.
6. 제5항에 있어서, 상기 실수 성분 합성기 회로는, 실수 성분 레지스터(R_R)와 결합된 실수 성분 가산기 회로(A1-A4, A9-A11)의 출력값을, 허수 성분 레지스터(R_I)와 결합된 실수 성분 가산기 회로(A19-A22, A26-A28)의 출력값으로부터 차감하여 합성된 실수 성분값을 생성하는 감산기(S1)를 포함하고,

   상기 허수 성분 합성기 회로는, 실수 성분 레지스터(R_R)와 결합된 허수 성분 가산기 회로(A5-A8, A12-A14)의 출력값을, 허수 성분 레지스터(R_I)와 결합된 허수 성분 가산기 회로(A15-A18, A23-A25)의 출력값에 가산하여 합산값을 생성하는 가산기(A29)와, 상기 가산기에 결합되어 상기 합산값을 수신하고 상기 합산된 값의 2의 보수를 합성된 허수 성분값으로서 생성하는 2의 보수 회로(TC3)를 포함하는 것인, 데이터 값 처리 장치.
7. 제1항에 있어서, 각각의 가산기 회로는 2^N-1-1개 가산기들의 트리를 포함하는 것인, 데이터 값 처리 장치.
8. 제7항에 있어서, 상기 레지스터 위치 데이터는 2진값이고, 각각의 가산기 회로 입력은 상기 입력들에 대응하는 레지스터 위치로부터 값을 수신하여, 대응하는 제어 비트가 1이면 상기 수신된 값을, 상기 제어 비트가 0이면 상기 수신된 값의 2의 보수를 가산기 트리에 출력하는, 선택적으로 동작가능한 2의 보수 회로를 포함 하는 것인, 데이터 값 처리 장치.
9. 제8항에 있어서, 상기 실수 성분 합성기 회로는, 실수 성분 레지스터(R_R)와 결합된 실수 성분 가산기 회로(A1-A4, A9-A11)의 출력값을, 허수 성분 레지스터(R_I)와 결합된 실수 성분 가산기 회로(A19-A22, A26-A28)의 출력값으로부터 차감하여 합성된 실수 성분값을 생성하는 감산기를 포함하고,

   허수 성분 합성기 회로는, 실수 성분 레지스터(R_R)와 결합된 허수 성분 가산기 회로(A5-A8, A12-A14)의 출력값을, 허수 성분 레지스터(R_I)와 결합된 허수 성분 가산기 회로(A15-A18, A23-A25)의 출력값에 가산하여 합산값을 생성하는 가산기와, 상기 가산기에 결합되고 상기 합산값을 수신하여 합성된 허수 성분값으로서 상기 합산된 값의 2의 보수를 생성하는 2의 보수 회로를 포함하는 것인, 데이터 값 처리 장치.
10. 일련의 데이터값 V₁ 내지 V_x[여기서, 1부터 x까지의 각 정수 m에 대한 데이터값 V_m은 2^N비트(N은 1보다 큰 정수) 2진값을 가진 복소수 A_m+jB_m(여기서 j=

    

    )에 대응함]를 처리하여 일련의 데이터값 V'₁ 내지 V'_y[여기서, 1부터 y까지의 각 정수 p에 대한 데이터값 V'_p는 복소수 A'_p+jB'_p에 대응함]를 생성하는, 데이터값 처리 방법에 있어서,

    실수 성분 시프트 레지스터(R_R) 및 허수 성분 시프트 레지스터(R_I)를 제공하는 단계로서, 상기 각각의 레지스터는 1부터 N까지의 각 정수 i에 대하여 일련의 2^N개의 위치 Ci를 가지고, 각각의 위치는 제로값을 그 초기 내용으로서 가지며; 상기 각각의 레지스터는 실수 성분 가산기 회로(A1-A4, A9-A11)(A19-A22, A26-A28) 및 허수 성분 가산기 회로(A5-A8, A12-A14)(A15-A18, A23-A26)에 각각 관련되고; 각각의 가산기 회로는 1부터 2^N-1까지의 각 정수 k에 대하여 일련의 2^N-1개의 선택적으로 제어가능한 입력 I_k를 가지며; 실수 성분 가산기 회로(A1-A4, A9-A11)는 1부터 2^N-1까지의 각 정수 k에 대하여 입력 I_k가 레지스터 위치 C2k-1로부터 데이터를 수신하도록 레지스터 R_R과 결합되고; 허수 성분 가산기 회로(A5-A8, A12-A14)는 1부터 2^N-1까지의 각 정수 k에 대하여 입력 I_k가 레지스터 위치 C2k로부터 데이터를 수신하도록 레지스터 R_R과 결합되며; 실수 성분 가산기 회로(A19-A22, A26-A28)는 1부터 2^N-1까지의 각 정수 k에 대하여 입력 I_k가 레지스터 위치 C2k로부터 데이터를 수신하도록 레지스터 R_I와 결합되고; 허수 성분 가산기 회로(A15-A18, A23-A26)는 1부터 2^N-1까지의 각 정수 k에 대하여 입력 I_k가 레지스터 위치 C2k-1로부터 데이터를 수신하도록 레지스터 R_I와 결합되며; 각각의 입력은 각 레지스터 위치와 관련된 제어 비트 －상기 제어 비트들은 집합적으로 2^N 비트 2진값에 대응하고, 레지스터 R_R의 위치 Ci에 관련된 각각의 제어 비트 B_i는 1부터 2^N까지의 각 정수 i에 대하여 레지스터 R_I의 대응하는 위치 Ci와 관련된 제어 비트 B_i와 동일하며, 이로써 입력은 그 입력이 결합된 위치로부터의 데이터를, 상기 제어 비트의 값에 따라서, 수신 데이터의 값 또는 그 반전 값으로서 수신함－ 를 통해 제어가능하고; 각각의 가산기 회로는 그 각각의 제어가능한 입력들에 의해 수신된 값들의 합을 출력하기 위한 출력을 가지며; 실수 성분 합성기 회로(S1)는 실수 성분 가산기 회로들(A1-A4, A9-A11)(A19-A22, A26-A28) 의 출력들에 결합되어 합성된 실수 성분값을 출력하고; 허수 성분 합성기 회로(A29)는 허수 성분 가산기 회로들(A5-A8, A12-A14)(A15-A18, A23-A26)의 출력들에 결합되어 합성된 허수 성분값을 출력하는 것인, 상기 실수 성분 시프트 레지스터(R_R) 및 허수 성분 시프트 레지스터(R_I)를 제공하는 단계와,

    2부터 2^N까지의 각 정수 i에 대하여 각각의 위치 Ci-1의 데이터를 위치 Ci로 시프트시키고, 실수 성분 A_m을 실수 레지스터 R_R의 위치 C1의 새로운 내용으로서 수신하고, 허수 성분 B_m을 허수 레지스터 R_I의 위치 C1의 새로운 내용으로서 수신함으로써 각각의 데이터 값 V_m을 순차적으로 처리하는 단계로서, 처리된 값 V'_p 는 복소수 A'_p+jB'_p에 대응하여 생성되며, A'_p는 상기 실수 성분 합성기 회로(S1)에 의해 출력된 합성된 실수 성분 값이고, B'_p는 상기 허수 성분 합성기 회로(A29)에 의해 출력된 합성된 허수 성분 값인 것인, 상기 순차 처리 단계

    를 포함하는 데이터 값 처리 방법.
11. 제10항에 있어서,

    수신된 CDMA 통신 데이터 －여기서, 상기 일련의 데이터값 V₁ 내지 V_x는 확산 인자가 2^M(여기에서 M은 N보다 작거나 같은 정수임)인 통신 신호의 채널 응답값을 나타내고, 2^N 비트 2진값은 상기 통신 신호와 관련된 채널 코드값을 나타내며, 일련의 데이터값 V'₁ 내지 V'_y는 시스템 전송 계수 매트릭스의 한 행의 값을 나타냄－를 처리하며,

    레지스터들에 2^N-M회 일련의 데이터값 V₁ 내지 V_x를 순차 입력한 다음 일련의 2^N-1개의 제로값을 순차 입력하여 각각 시스템 전송 계수 매트릭스의 한 행의 값을 나타내는 2^N-M 시리즈의 데이터값 V'₁ 내지 V'_y(여기서, y=x+2^N-1)를 생성하는 단계와,

    2^M＜2^N일 때 가산기 회로들의 입력들을 선택적으로 인에이블 및 디세이블하여 일련의 데이터값 V₁ 내지 V_x가 레지스터들에 입력될 때마다 각 레지스터로부터 상이한 세트의 2^M개의 입력이 인에이블되고 다른 모든 가산기 입력들은 디세이블되도록 하는 단계를 더 포함하는 데이터 값 처리 방법.
12. 제11항에 있어서, 상기 처리는,

    실수 성분 레지스터(R_R)와 결합된 실수 성분 가산기 회로(A1-A4. A9-A11)의 출력값을, 허수 성분 레지스터(R_I)와 결합된 실수 성분 가산기 회로(A19-A22, A26-A28)의 출력값으로부터 차감하여 합성된 실수 성분값을 생성하는 단계와,

    실수 성분 레지스터(R_R)와 결합된 허수 성분 가산기 회로(A5-A8, A12-A14)의 출력값을, 허수 성분 레지스터(R_I)와 결합된 허수 성분 가산기 회로(A15-A18, A23-A25)의 출력값에 가산하여 합산값을 생성하고 상기 합산값의 2의 보수를 합성된 허수 성분값으로서 생성하는 단계를 포함하는 것인, 데이터 값 처리 방법.
13. 일련의 2중 요소 데이터값 V₁ 내지 V_x[여기에서, 1부터 x까지의 각 정수 m에 대한 데이터값 V_m은, N비트 2진값을 갖는 제1 요소 A_m와 제2 요소 B_m에 대응하며, N은 양의 정수로서 짝수임]를 처리하여 일련의 데이터값 V'₁ 내지 V'_y[여기서, 1부터 y까지의 각 정수 p에 대한 데이터값 V'_p는 제1 요소 A'_p와 제2 요소 B'_p에 대응함]를 생성하는, 데이터값 처리 장치에 있어서,

    제1 요소 시프트 레지스트 R_R 및 제2 요소 시프트 레지스트 R_I 를 포함하며,

    상기 각각의 레지스터 R₂ 및 R₁ 는 1부터 N까지의 각 정수 i에 대하여 일련의 N개의 위치 Ci를 가지며; 상기 각각의 레지스터 R₂ 및 R₁ 는 제1 성분 가산기 회로(A1-A4, A9-A11)(A19-A22, A26-A28) 및 제2 성분 가산기 회로(A5-A8, A12-A14)(A15-A18, A23-A25)에 각각 관련되고;

    각각의 가산기 회로는 1부터 N/2까지의 각 정수 k에 대하여 일련의 N/2개의 선택적으로 제어가능한 입력 I_k를 가지며;

    각각의 가산 회로 입력은 상이한 레지스터 위치와 결합되어 그로부터 데이터를 수신하며;

    각각의 가산기 회로 입력은 그 각각의 레지스터 위치와 관련된 제어 비트 B_i를 통해 제어 가능하며－상기 제어 비트들은 집합적으로 N 비트 2진값에 대응하고, 레지스터 R_R의 위치 Ci에 관련된 각각의 제어 비트 B_i는 1부터 N까지의 각 정수 i에 대하여 레지스터 R_I의 대응하는 위치 Ci와 관련된 제어 비트 B_i와 동일하며, 이로써 입력은 그 입력이 결합된 위치로부터의 데이터를, 상기 제어 비트의 값에 따라서, 수신 데이터의 값 또는 그 반전 값으로서 수신함;

    각각의 가산기 회로는 그 각각의 제어가능한 입력들에 의해 수신한 값들의 합을 출력하기 위한 출력을 구비하며,

    제1 성분 합성기 회로(S1)는 제1 성분 가산기 회로들(A1-A4, A9-A11)(A19-A22, A26-A28)의 출력들에 결합되어 처리된 값 V'_p의 제1 요소값 A'_p를 출력하며,

    제2 성분 합성기 회로(A29)는 제2 성분 가산기 회로들(A5-A8, A12-A14)(A15-A18, A23-A25)의 출력들에 결합되어 처리된 값 V'_p의 제2 요소값 B'_p를 출력하며,

    상기 레지스터들(R_R, R_I)은 자신들 각각의 위치의 데이터를 시프트시키고 새로운 데이터를 수신한 후 다음 처리된 값 V'_p+1을 발생하도록 동작가능한, 2중 요소 데이터 값 처리 장치.
14. 제13항에 있어서,

    상기 제1 성분 가산기 회로(A1-A4, A9-A11)는, 1부터 N/2까지의 각 정수 k에 대하여 입력 I_k가 레지스터 위치 C2k-1로부터 데이터를 수신하도록 상기 레지스터 R_R과 결합되고,

    상기 제2 성분 가산기 회로(A5-A8, A12-A14)는, 1부터 N/2까지의 각 정수 k에 대하여 입력 I_k가 레지스터 위치 C2k로부터 데이터를 수신하도록 상기 레지스터 R_R과 결합되며,

    상기 제1 성분 가산기 회로(A19-A22, A26-A28)는, 1부터 N/2까지의 각 정수 k에 대하여 입력 I_k가 레지스터 위치 C2k로부터 데이터를 수신하도록 상기 레지스터 R_I와 결합되고,

    상기 제1 성분 가산기 회로(A15-A18, A23-A25)는, 1부터 N/2까지의 각 정수 k에 대하여 입력 I_k가 레지스터 위치 C2k-1로부터 데이터를 수신하도록 상기 레지스터 R_I와 결합되며,

    상기 레지스터들(R_R, R_I)는 2부터 N까지의 각 정수 i에 대하여 각 위치 Ci-1의 데이터를 위치 Ci로 시프트시키고 새로운 데이터를 위치 C1에서 수신한 후 다음 처리된 값을 발생하도록 동작할 수 있는 것인, 2중 요소 데이터 값 처리 장치.
15. 제14항에 있어서,

    수신된 CDMA 통신 데이터 －여기서, 상기 일련의 데이터값 V₁ 내지 V_x는 확산 인자가 2^M(여기서, M은 정수이고, 2^M은 N보다 작거나 같음)인 통신 신호의 채널 응답값을 나타내고, N 비트 2진값은 상기 통신 신호와 관련된 채널 코드값을 나타내며, 일련의 데이터값 V'₁ 내지 V'_y는 시스템 전송 계수 매트릭스의 한 행의 값을 나타냄－를 처리하며,

    처리될 데이터값 시리즈에 대응하는 통신의 확산 인자에 기초하여 상기 레지스터들 및 가산기 회로들을 동작적으로 제어하는 제어 회로(101)를 포함하며,

    상기 제어 회로(101)은, 레지스터들에 N/2^M회 일련의 데이터값 V₁ 내지 V_x를 순차 입력한 다음 일련의 N-1개의 제로값을 순차 입력하여 각각 시스템 전송 계수 매트릭스의 한 행의 값을 나타내는 N/2^M 시리즈의 데이터값 V'₁ 내지 V'_y(여기에서, y=x+N-1)를 생성하도록 동작하며,

    2^M＜N일 때 가산기 회로들의 입력들을 선택적으로 인에이블 및 디세이블하여 일련의 데이터값 V₁ 내지 V_x가 레지스터들에 입력될 때마다 각 레지스터로부터의 상이한 세트의 2^M개의 입력이 인에이블되고 다른 모든 가산기 입력들은 디세이블되도록 동작하는, 2중 요소 데이터 값 처리 장치.

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