KR100656456B1 - Apparatus and method for on die termination of semiconductor memory - Google Patents

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KR100656456B1
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박정훈
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주식회사 하이닉스반도체
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Abstract

An on-die termination apparatus of a semiconductor memory and a method thereof are provided to normally perform data input and data output by preventing a code value adjustment error. An ODT(On Die Termination) input driving unit(100) outputs a first line voltage by dividing an input voltage by a resistance ratio according to a first code comprising at least two bits. A first ODT control unit(200) counts the first code or resets the first code at a first set value according to whether the first line voltage coincides with a reference voltage. An ODT output driving unit(300) outputs a second line voltage by dividing an input voltage by a resistance ratio according to the first code and a second code comprising at least two bits. A second ODT control unit(400) counts the second code or resets the second code at a second set value according to whether the second line voltage coincides with the reference voltage.

Description

반도체 메모리의 온 다이 터미네이션 장치 및 방법{Apparatus and Method for On Die Termination of Semiconductor Memory} On-die termination apparatus and method of the semiconductor memory {Apparatus and Method for On Die Termination of Semiconductor Memory}

도 1은 종래 기술에 따른 반도체 메모리의 온 다이 터미네이션 장치의 구성을 나타낸 블록도 1 is a block diagram showing the configuration of the on-die termination device of the semiconductor memory according to the prior art;

도 2는 본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치의 구성을 나타낸 블록도, Figure 2 is a block diagram showing the configuration of the on-die termination device of the semiconductor memory according to the invention,

도 3은 도 2의 ODT 입력 드라이버의 구성을 나타낸 회로도, Figure 3 is a circuit diagram showing the configuration of the ODT input driver 2,

도 4는 도 2의 제 1 제어부의 구성을 나타낸 회로도, Figure 4 is a circuit diagram showing the configuration of the first controller of Figure 2,

도 5는 도 2의 ODT 출력 드라이버의 구성을 나타낸 회로도, 5 is a circuit diagram showing the configuration of the ODT output driver 2,

도 6은 도 2의 제 2 제어부의 구성을 나타낸 회로도, 6 is a circuit diagram showing a configuration of the second control unit of Figure 2,

도 7은 본 발명에 따른 제 1 코드 조정관련 신호파형을 나타낸 타이밍도, Figure 7 is a timing diagram illustrating a first code associated adjustment signal waveform according to the invention,

도 8은 본 발명에 따른 제 2 코드 조정관련 신호파형을 나타낸 타이밍도이다. 8 is a timing diagram illustrating a second code associated adjustment signal waveform according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 > <Description of the Related Art>

100: ODT 입력 드라이버 200: 제 1 ODT 제어부 100: ODT input driver 200: Claim 1 ODT control

210: 제 1 비교부 220: 제 1 레지스터 210: first comparing unit 220: first register

230: 제 1 제어부 300: ODT 출력 드라이버 230: first control 300: ODT output driver

400: 제 2 ODT 제어부 410: 제 2 비교부 400: second ODT control unit 410: second comparing unit

420: 제 2 레지스터 430: 제 2 제어부 420: second resistor 430: second control unit

본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 온 다이 터미네이션 장치 및 방법에 관한 것이다. The present invention relates to a semiconductor memory, and more particularly to an on-die termination apparatus and method of the semiconductor memory.

일반적으로 소정의 임피던스를 갖는 버스 라인을 통해 전달되는 신호가 임피던스가 다른 버스라인과 만나는 경우 신호의 일부가 손실된다. A portion of the signal is lost when the signal is typically transmitted through a bus line having a predetermined impedance of the bus line of intersection with another. 따라서 상기 두 버스 라인의 임피던스를 매칭시킴으로써 상기 신호 손실을 감소시키는 것을 온 다이 터미네이션(On Die Termination) 이라 한다. Therefore, it is referred to as on-die termination (On Die Termination) to reduce the signal loss, by the two matching the impedance of the bus line.

종래의 기술에 따른 온 다이 터미네이션 장치는 도 1에 도시된 바와 같이, 데이터 입력 드라이버와 동일하게 모델링되고 Pcode<0:N>(이하, 제 1 코드라 칭함)에 따른 저항비로 전원전압(VDDQ)을 분압하여 제 1 라인전압(P_out)을 출력하는 ODT 입력 드라이버(10), 제 1 인에이블 신호(P_en)에 따라 상기 제 1 라인전압(P_out)과 기준전압(Vref)을 비교하여 제 1 비교 결과신호(Pcmp_out)를 출력하는 제 1 비교부(20), 상기 제 1 비교 결과신호(Pcmp_out)에 따라 상기 제 1 코드를 카운트하는 제 1 레지스터(30), 데이터 출력 드라이버와 동일하게 모델링되고 Ncode<0:N>(이하, 제 2 코드라 칭함)에 따른 저항비로 전원전압(VDDQ)을 분압하여 제 2 라인전압(N_out)을 출력하는 ODT 출력 드라이버(40), 제 2 인에이블 신호 (N_en)에 따라 상기 제 2 라인전압(N_out)과 기준전압(Vref)을 비교하여 제 2 비교 결 As the on-die termination device according to the related art shown in Figure 1, and the same model and the data input driver Pcode <0: N> resistance ratio of the power supply voltage (VDDQ) according to (hereinafter referred to as first code hereinafter) a first comparison to the partial pressure compared to the first line voltage (P_out) ODT input driver 10, the first line voltage (P_out) and the reference voltage (Vref) in accordance with a first enable signal (P_en) for outputting It results first comparison section 20 for outputting a signal (Pcmp_out), the first being the same model as in the first register 30, data output driver for counting the first code according to a first comparison result signal (Pcmp_out) Ncode <0: N> (hereinafter, a second code hereinafter) resistance ratio ODT output driver 40 which outputs the second line voltage (N_out) by dividing the power supply voltage (VDDQ) according to the second enable signal (N_en ) a second comparison result by comparing the second voltage line (N_out) and the reference voltage (Vref) in accordance with 신호(Ncmp_out)를 출력하는 제 2 비교부(50), 및 상기 제 2 비교 결과신호(Ncmp_out)에 따라 상기 제 2 코드를 카운트하는 제 2 레지스터(60)를 포함한다. And a second register 60 for counting the second code according to the second comparison part 50, and the second comparison result signal (Ncmp_out) for outputting a signal (Ncmp_out).

초기 동작시 상기 제 1 레지스터(30)에서 기설정된 초기 제 1 코드가 상기 ODT 입력 드라이버(10)에 입력된다. The initial operation during the initial first predetermined code in the first register 30 is input to the ODT input driver 10.

그리고 상기 ODT 입력 드라이버(10)가 상기 제 1 코드에 따라 연결되는 저항과 상기 라인 임피던스 검출용 저항(ZQ)에 따른 제 1 라인전압(P_out)을 출력한다. And it outputs a first voltage line (P_out) according to the ODT input driver 10 and the line impedance is resistance detection resistor (ZQ) for that connection based on said first code.

이어서 상기 제 1 비교부(20)가 제 1 인에이블 신호(P_en)에 따라 상기 제 1 라인전압(P_out)과 기준전압(Vref)을 비교하여, 그에 따른 제 1 비교 결과신호(Pcmp_out)를 출력한다. Then the first comparison part 20, the first person and depending on the enable signal (P_en) comparing the first line voltage (P_out) and the reference voltage (Vref), and outputting a first comparison result signal (Pcmp_out) accordingly do.

그리고 상기 제 1 레지스터(30)가 상기 제 1 비교 결과신호(Pcmp_out)에 따라 제 1 코드를 카운트함과 동시에 저장한다. And to the first register 30 are stored at the same time and also counting the first code in accordance with said first comparison result signal (Pcmp_out).

이때 ODT 입력 드라이버(10)는 카운트된 제 1 코드 입력에 따른 제 1 라인전압(P_out)을 제 1 비교부(20)에 피드백 시키고, 그에 따라 제 1 비교부(20)는 상술한 비교동작 및 그에 따른 제 1 비교 결과신호(Pcmp_out) 출력 동작을 반복한다. The ODT input driver 10 is fed back to the first line voltage (P_out) according to the counted first code input to the first comparison unit (20), and whereby the first comparing unit 20 has the above-described comparison operation, and it will be the first comparison result signal repeated (Pcmp_out) output operation based.

상기 제 1 비교부(20)가 상기 제 1 라인전압(P_out)과 기준전압(Vref)이 일치함에 따른 제 1 비교 결과신호(Pcmp_out)를 출력하면, 상기 제 1 레지스터(30)의 카운트 동작이 중지되고, 그에 해당하는 제 1 코드가 저장됨으로써 입력 임피던스 조정동작이 완료된다. The counting operation of the first comparison unit 20 is the first line voltage (P_out) and when the first comparison output the resultant signal (Pcmp_out) resulting from the reference voltage (Vref) are identical, the first register 30 is stopped, the first code is stored by being is completed, the input impedance adjustment operation thereof.

초기 동작시 상기 제 2 레지스터(60)에서 기설정된 초기 제 2 코드가 상기 ODT 출력 드라이버(40)에 입력된다. A group initial second code set during the initial operation in the second register 60, the ODT is input to the output drivers 40.

그리고 상기 ODT 출력 드라이버(40)가 상기 제 1 코드 및 제 2 코드에 따라 연결되는 저항의 저항비에 따른 제 2 라인전압(N_out)을 출력한다. And it outputs a second voltage line (N_out) according to the resistance ratio of the resistance ODT output driver 40 are connected in accordance with the first code and second code.

이어서 상기 제 2 비교부(50)가 제 2 인에이블 신호(N_en)에 따라 상기 제 2 라인전압(N_out)과 기준전압(Vref)을 비교하여, 그에 따른 제 2 비교 결과신호(Ncmp_out)를 출력한다. Then the second comparison part 50 and a second of the in accordance with the enable signal (N_en) comparing the second line voltage (N_out) and the reference voltage (Vref), and outputting a second comparison result signal (Ncmp_out) accordingly do.

그리고 상기 제 2 레지스터(60)가 상기 제 2 비교 결과신호(Ncmp_out)에 따라 제 2 코드를 카운트함과 동시에 저장한다. And to the second register 60 is stored at the same time and also counts the second code based on the second comparison result signal (Ncmp_out).

이때 ODT 출력 드라이버(40)는 카운트되는 제 2 코드에 따른 제 2 라인전압(P_out)을 제 2 비교부(50)에 피드백 시키고, 그에 따라 제 2 비교부(50)는 상술한 비교동작 및 그에 따른 제 2 비교 결과신호(Ncmp_out) 출력 동작을 반복한다. The ODT output driver 40 has a second line voltage (P_out) according to a second code that is counted and fed back to the second comparison part 50, and thus the second comparing unit 50 is the above-described comparison operation, and it according to a second comparison result and repeat the signal (Ncmp_out) output operation.

상기 제 2 비교부(50)가 상기 제 2 라인전압(N_out)과 기준전압(Vref)이 일치함에 따른 제 2 비교 결과신호(Ncmp_out)를 출력하면, 상기 제 2 레지스터(60)의 카운트 동작이 중지되고, 그에 해당하는 제 2 코드가 저장됨으로써 출력 임피던스 조정동작이 완료된다. The counting operation of the second comparison unit 50, the second line voltage (N_out) and the reference voltage the second comparison result signal, if the outputs (Ncmp_out) the second register (60) resulting from the (Vref) matches is stopped, the second code is stored to thereby output the impedance adjustment operation is completed thereby.

상기 종래기술은 제 1 코드 및 제 2 코드 조정시 기준전압(Vref)보다 제 1 라인전압(P_out) 및 제 2 라인전압(N_out)이 클 경우 저항값을 크게 해야 하므로 제 1 코드값은 증가시키고 제 2 코드값은 감소시킨다. The prior art since the first code and the second code adjustment than the reference voltage (Vref) the first line voltage (P_out) and a second line voltage if (N_out) is greater largely be the resistance the first code value and minimizes the the second code value thereby decreases.

이때 메모리 외부 즉, 입출력 단자 측의 임피던스가 매우 높아 라인전압이 기준전압보다 계속 높은 경우, 제 1 코드를 계속 증가시켜 최종에는 제 1 코드가 최대값이 되고 그에 따라 저항값이 거의 무한대에 가까워 진다. The memory external That is, when the impedance of the input and output side so high line voltage is still higher than the reference voltage, while continuously increasing a first cord end, the first code and the maximum value is a resistance value substantially close to infinity accordingly . 마찬가지로 제 2 코드는 계속 감소시켜 최종에는 제 2 코드가 최소값이 되고 그에 따라 저항값이 거의 무한대에 가까워진다. Similarly, the second code is continuously decreased to the final, the second code is the minimum value becomes closer to a substantially infinite resistance values ​​accordingly.

따라서 상술한 종래기술에 따른 반도체 메모리의 온 다이 터미네이션 장치는 외부 임피던스로 인하여 제 1 코드가 최대값이 되고, 제 2 코드가 최소값이 되는 코드 조정오류가 발생하고, 그에 따라 저항값이 무한대에 가까워져 정확한 데이터 입출력이 이루어지지 못하는 문제점이 있다. Thus, on-die termination device of the semiconductor memory according to the above-described prior art is due to the external impedance first code is the maximum value, the second code is the code adjustment error which the minimum occurs, the resistance value closer to infinity accordingly there is not support accurate data input made problems.

본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 코드 조정오류를 방지할 수 있도록 한 반도체 메모리의 온 다이 터미네이션 장치 및 방법을 제공함에 그 목적이 있다. An object of the present invention is a such, which provide an on-die termination apparatus and method of the semiconductor memory so as to prevent the cord adjustment errors made in view of solving the conventional problems described above.

본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치는 적어도 두 비트 이상으로 이루어진 제 1 코드에 따른 저항비로 입력전압을 분압하여 제 1 라인전압을 출력하는 ODT(On Die Termination) 입력 드라이빙 수단; On-die termination device (On Die Termination) ODT for outputting a first voltage line and an input voltage according to the resistance ratio of the first code it consists of at least two bits or more divided type driving means of the semiconductor memory according to the present invention; 상기 제 1 라인전압과 기준전압의 일치여부에 따라 상기 제 1 코드를 카운트하거나 제 1 설정값으로 리셋시키는 제 1 ODT 제어수단; A first ODT control means for counting the first code, or reset to the first predetermined value according to the match of the first line voltage with a reference voltage; 상기 제 1 코드와, 적어도 두 비트 이상으로 이루어진 제 2 코드에 따른 저항비로 입력전압을 분압하여 제 2 라인전압을 출력하는 ODT 출력 드라이빙 수단; ODT driving output means for outputting a second voltage line to said first input voltage resistance ratio in accordance with a second code consisting of a first code, at least two bits or more partial pressure; 및 상기 제 2 라인전압과 기준전압의 일치여부에 따라 상기 제 2 코드를 카운트하거나 제 2 설정값으로 리셋시키는 제 2 ODT 제어수단을 포함함을 특징으로 한다. And it characterized in that it comprises a second ODT control means for the second count to said second code according to the match of the line voltage with a reference voltage, or reset to the second predetermined value.

본 발명에 따른 반도체 메모리의 온 다이 터미네이션 방법은 제 1 코드에 따라 저항비가 결정되는 입력 드라이빙 수단, 제 2 코드에 따라 저항비가 결정되는 출력 드라이빙 수단을 갖는 반도체 메모리의 온 다이 터미네이션 방법에 있어서, 상기 입력 드라이빙 수단에서 출력된 제 1 라인전압과 기준전압을 비교하는 제 1 비교단계; In the on-die termination method for a semiconductor memory, on-die termination method of a semiconductor memory according to the invention having an input driving means resistance ratio determined by the first code, and the output driving means, the resistance ratio is determined by the second code, wherein a first comparison step for comparing the first line voltage with a reference voltage output from the input driving means; 상기 제 1 비교단계의 비교 결과에 따라 상기 제 1 코드를 카운트하거나 제 1 설정값으로 리셋시키는 단계; The step of counting the first code, or reset to the first set value according to the comparison result of the first comparison step; 상기 출력 드라이빙 수단에서 출력된 제 2 라인전압과 기준전압을 비교하는 제 2 비교단계; A second comparison step for comparing the first line voltage with a reference voltage output from the output driving means; 및 상기 제 2 비교단계의 비교 결과에 따라 상기 제 2 코드를 카운트하거나 제 2 설정값으로 리셋시키는 단계를 포함함을 특징으로 한다. And it characterized in that it comprises the step of counting a second code, or reset to the second set value according to the comparison result of the second comparison step.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명하면 다음과 같다. Turning to the preferred embodiment according to the present invention with reference to the accompanying drawings as follows.

도 2는 본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치의 구성을 나타낸 블록도, 도 3은 도 2의 ODT 입력 드라이버의 구성을 나타낸 회로도, 도 4는 도 2의 제 1 제어부의 구성을 나타낸 회로도, 도 5는 도 2의 ODT 출력 드라이버의 구성을 나타낸 회로도, 도 6은 도 2의 제 2 제어부의 구성을 나타낸 회로도, 도 7은 본 발명에 따른 제 1 코드 조정관련 신호파형을 나타낸 타이밍도, 도 8은 본 발명에 따른 제 2 코드 조정관련 신호파형을 나타낸 타이밍도이다. Figure 2 is a circuit diagram showing a configuration of the first control section of the circuit diagram showing the configuration of a block diagram showing the configuration of the on-die termination device of the semiconductor memory, 3 is a ODT input driver of Figure 2, Fig. 4 is a according to the invention , Figure 5 is a timing diagram illustrating a first code to adjust the relevant signal waveforms associated with the circuit diagram, the present invention Figure 7 shows the configuration of the second control portion of the circuit diagram, FIG. 6 is a diagram showing the configuration of the ODT output driver 2, 8 is a timing diagram illustrating a second code associated adjustment signal waveform according to the present invention.

본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치의 실시예는 도 2에 도시된 바와 같이, 적어도 두 비트 이상으로 이루어진 제 1 코드에 따른 저항비 로 입력전압을 분압하여 제 1 라인전압을 출력하는 ODT(On Die Termination) 입력 드라이버(100), 상기 제 1 라인전압과 기준전압의 일치여부에 따라 상기 제 1 코드를 카운트하거나 제 1 설정값으로 리셋시키는 제 1 ODT 제어부(200), 상기 제 1 코드와, 적어도 두 비트 이상으로 이루어진 제 2 코드에 따른 저항비로 입력전압을 분압하여 제 2 라인전압을 출력하는 ODT 출력 드라이버(300), 상기 제 2 라인전압과 기준전압의 일치여부에 따라 상기 제 2 코드를 카운트하거나 제 2 설정값으로 리셋시키는 제 2 ODT 제어부(400)를 포함한다. Embodiment of the on-die termination of the semiconductor memory device according to the present invention is ODT outputting a first line voltage to the input voltage to the resistance ratio of the first code of at least two bits or more partial pressure as shown in Fig. (on Die Termination) input driver 100, the first line a first ODT control unit 200, the first code to count the first code, or reset to the first predetermined value according to the match of the voltage with a reference voltage and, the second according to the match of at least ODT output driver 300, the second line voltage with a reference voltage to a first input voltage ratio of the resistance of the second code consisting of two bits or more partial pressure and outputting a second line voltage and a second ODT control unit 400 to count the code or reset to the second predetermined value.

상기 제 1 ODT 제어부(200)는 제 1 인에이블 신호(P_en)에 따라 상기 제 1 라인전압(P_out)과 기준전압(Vref)을 비교하여 제 1 비교 결과신호(Pcmp_out)를 출력하는 제 1 비교부(210), 상기 제 1 비교 결과신호(Pcmp_out)와 리셋신호(reset)에 따라 상기 제 1 코드를 카운트하거나 제 1 설정값으로 리셋시키는 제 1 레지스터(220), 및 상기 제 1 인에이블 신호(P_en)와 상기 제 1 코드에 따라 리셋신호(reset)를 생성하는 제 1 제어부(230)를 포함한다. The first ODT control unit 200 includes a first comparison and outputting the first line voltage (P_out) and the reference voltage the first comparison result signal (Pcmp_out) as compared to (Vref) in accordance with a first enable signal (P_en) 210, the first comparison result signal (Pcmp_out) and the first register 220, and the first enable signal for counting the first code, or reset to the first predetermined value in response to the reset signal (reset) a first control unit 230 for generating a reset signal (reset) according to (P_en) with the first code.

상기 제 2 ODT 제어부(400)는 제 2 인에이블 신호(N_en)에 따라 상기 제 2 라인전압(N_out)과 기준전압(Vref)을 비교하여 제 2 비교 결과신호(Ncmp_out)를 출력하는 제 2 비교부(410), 상기 제 2 비교 결과신호(Ncmp_out)와 리셋신호(reset)에 따라 상기 제 2 코드를 카운트하거나 제 2 설정값으로 리셋시키는 제 2 레지스터(420), 및 상기 제 2 인에이블 신호(N_en)와 상기 제 2 코드에 따라 리셋신호(reset)를 생성하는 제 2 제어부(430)를 포함한다. The second ODT control unit 400, the second comparison and outputting the second line voltage (N_out) and the reference voltage the second comparison result signal (Ncmp_out) as compared to (Vref) in accordance with the second enable signal (N_en) 410, the second comparison result signal (Ncmp_out) and the second register 420, and the second enable signal for counting the second code, or reset to the second predetermined value in response to the reset signal (reset) and a second controller 430 for generating a reset signal (reset) according to (N_en) and the second code.

상기 ODT 입력 드라이버(100)는 도 3에 도시된 바와 같이, 전원단(VDDQ)에 연결되어 상기 제 1 코드에 따라 온 되는 복수개의 트랜지스터(P0 ~ Pn), 상기 복수개의 트랜지스터(P0 ~ Pn) 각각과 접지단(VSSQ) 사이에 연결된 복수개의 저항(NR0 ~ NRn)을 포함한다. The ODT input driver 100 has an and connected to a power supply terminal (VDDQ) a plurality of transistors (P0 ~ Pn), the plurality of transistors (P0 ~ Pn) being turned on in response to the first code, as shown in Fig. 3 It includes a plurality of resistors (NR0 ​​~ NRn) connected between each of the ground terminal (VSSQ).

상기 제 1 제어부(230)는 상기 제 1 인에이블 신호(P_en)가 디스에이블된 상태에서 상기 제 1 코드가 최대값(예를 들어, Pcode<0:N>에서 N = 4라면 즉, Pcode<0:N>가 5 비트인 경우, 11111)에 도달하면 상기 리셋신호를 인에이블시키도록 구성되며, 도 4에 도시된 바와 같이, 상기 제 1 인에이블 신호(P_en)를 입력받는 제 1 인버터(IV1), 상기 제 1 인버터(IV1)의 출력과 상기 제 1 코드를 입력받는 제 1 XNOR 게이트(XNOR1)를 포함한다. The first control unit 230 of the first enable signal (P_en) the discharge of the first code is the maximum value in the enabled state (e.g., Pcode: if N = 4 in the <0 N> i.e., Pcode < 0: N> is the case of 5 bits, when it reaches the 11111) is configured to enable the reset signal, the first inverter receiving the first enable signal (P_en) as shown in Fig. 4 ( IV1), and a first XNOR gate (XNOR1) receiving the output from the first code of the first inverter (IV1).

상기 ODT 출력 드라이버(400)는 도 5에 도시된 바와 같이, 전원단(VDDQ)에 연결되어 상기 제 1 코드에 따라 온 되는 복수개의 트랜지스터(P0 ~ Pn), 상기 복수개의 트랜지스터(P0 ~ Pn) 각각과 접지단(VSSQ) 사이에 연결된 복수개의 저항(NR0 ~ NRn), 상기 복수개의 저항(NR0 ~ NRn)과 각각 연결된 복수개의 저항(PR0 ~ PRn), 상기 복수개의 저항(PR0 ~ PRn) 각각과 접지단(VSSQ) 사이에 연결되어 상기 제 2 코드에 따라 온 되는 복수개의 트랜지스터(N0 ~ Nn)를 포함한다. The ODT output driver 400 is a, connected to a power stage (VDDQ) a plurality of transistors (P0 ~ Pn), of the plurality of transistors that are turned on in response to the first code (P0 ~ Pn) as shown in Figure 5 a plurality of resistors (NR0 ​​~ NRn) connected between each of the ground terminal (VSSQ), a plurality of resistors respectively associated with the plurality of resistors (NR0 ​​~ NRn) (PR0 ~ PRn), said plurality of resistance (PR0 ~ PRn) each and connected between the ground terminal (VSSQ) it includes a plurality of transistors (N0 ~ Nn) being turned on in response to the second code.

상기 제 2 제어부(430)는 상기 제 2 인에이블 신호(N_en)가 디스에이블된 상태에서 상기 제 2 코드가 최소값(예를 들어, Pcode<0:N>에서 N = 4라면 즉, Pcode<0:N>가 5 비트인 경우, 00000)에 도달하면 상기 리셋신호(reset)를 인에이블시키도록 구성되며, 도 6에 도시된 바와 같이, 상기 제 2 인에이블 신호(N_en)를 입력받는 제 2 인버터(IV2), 상기 제 2 코드의 각 비트를 입력받는 제 2 코드의 비 트 수 만큼의 인버터(IV3 ~ IVn), 상기 인버터(IV2 ~ IVn)들의 출력을 입력받는 제 2 XNOR 게이트(XNOR2)를 포함한다. The second controller 430 is in a state where the second enable signal (N_en) a display-enabled and the second code has a minimum value (e.g., Pcode: If <0 N> in N = 4 That is, Pcode <0 : N> is 5 bits in case, 00000) on the bottom is configured to enable the reset signal (reset),, wherein the receiving the second enable signal (N_en) 2 as shown in Figure 6 is reached an inverter (IV2), said second code inverter (IV3 ~ IVn) for the number of bits of the second code, for receiving the respective bits of the second XNOR gate receiving the output of said inverter (IV2 ~ IVn) (XNOR2) It includes.

상기 제 1 설정값 및 제 2 설정값은 반도체 입출력 측 임피던스가 높을 경우에도 데이터 입출력이 이루어질 수 있도록 시뮬레이션 또는 반도체 메모리 동작 테스트를 통해 설정된다. The first set value and second set value is set through a simulation or the semiconductor memory operation test to the data input and output take place even if high-side output semiconductor impedance.

이와 같이 구성된 본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치의 동작을 도 2 내지 도 8을 참조하여 설명하면 다음과 같다. It will be described with reference to Figure 2 to Figure 8 the operation of the on-die termination device of the semiconductor memory according to the present invention constructed in this manner as follows.

먼저, 제 1 코드 조정관련 동작을 살펴보면, 초기 동작시 상기 제 1 레지스터(220)에서 기설정된 초기 제 1 코드가 상기 ODT 입력 드라이버(100)에 입력된다. First, the first code adjustment look at the related operations, the first code group initially set during the initial operation in the first register 220 is input to the ODT input driver 100.

그리고 상기 ODT 입력 드라이버(100)가 상기 제 1 코드에 따라 연결되는 저항과 라인 임피던스 검출용 저항(ZQ)에 따른 제 1 라인전압(P_out)을 출력한다. And it outputs a first voltage line (P_out) according to the ODT input driver 100, a resistor and a line impedance detection resistor (ZQ) for that connection based on said first code.

이어서 상기 제 1 비교부(210)가 제 1 인에이블 신호(P_en)에 따라 상기 제 1 라인전압(P_out)과 기준전압(Vref)을 비교하여, 그에 따른 제 1 비교 결과신호(Pcmp_out)를 출력한다. Then the first comparison part 210, the first person and depending on the enable signal (P_en) comparing the first line voltage (P_out) and the reference voltage (Vref), and outputting a first comparison result signal (Pcmp_out) accordingly do. 이때 제 1 비교부(210)는 상기 제 1 라인전압(P_out)이 상기 기준전압(Vref)과 일치하지 않으면 도 7과 같이, 상기 제 1 레지스터(220)가 업(Up) 카운트를 하도록 제 1 비교 결과신호(Pcmp_out)를 하이로 출력한다. The first comparison unit 210 is the first line voltage (P_out) is as shown in Fig. 7 does not correspond to the reference voltage (Vref), a first of the first register 220 to the up (Up) count comparison result, and outputs a signal (Pcmp_out) high.

그리고 상기 제 1 레지스터(220)가 상기 제 1 비교 결과신호(Pcmp_out)에 따라 제 1 코드를 도 7과 같이, 업 카운트함과 동시에 저장한다. And to the first register 220 when the first comparison result signal (Pcmp_out) the first code stored at the same time, also counts up as shown in Figure 7 in accordance with the.

이때 ODT 입력 드라이버(100)는 상기 업 카운트되는 제 1 코드에 따른 제 1 라인전압(P_out)을 제 1 비교부(210)에 피드백 시키고, 그에 따라 제 1 비교부 (210)는 상술한 비교동작 및 그에 따른 제 1 비교 결과신호(Pcmp_out) 출력 동작을 반복한다. The ODT input driver 100 and fed back to the first line voltage (P_out) in accordance with a first code to the up-count to the first comparison section 210, first comparison section 210 is the above-described comparison operation accordingly and it repeats the first comparison result signal (Pcmp_out) the output operation thereof.

상기 제 1 비교부(210)가 제 1 인에이블 신호(P_en)의 인에이블 구간동안 즉, 펄스가 발생되는 동안 상기 제 1 라인전압(P_out)과 기준전압(Vref)이 일치함에 따른 제 1 비교 결과신호(Pcmp_out)를 로우로 출력하면, 상기 제 1 레지스터(220)의 카운트 동작이 중지되고, 그에 해당하는 코드값이 저장됨으로써 조정동작이 완료된다. The first comparison unit 210 is the first comparison resulting from the first line voltage (P_out) and the reference voltage (Vref) is matched while the other words, the pulse occurs during the enable period of the first enable signal (P_en) If the resulting output signals (Pcmp_out) to low, the count operation of the first register 220 is stopped, the code value is stored for being the adjustment operation is completed thereby.

그러나 도 7과 같이, 제 1 인에이블 신호(P_en)의 인에이블 구간동안 제 1 코드를 업 카운트하여도 그에 따른 제 1 라인전압(P_out)과 기준전압(Vref)이 일치하지 않아 제 1 비교 결과신호(Pcmp_out)가 하이를 유지하면, 제 1 코드가 최대값(11111)에 도달하게 되고, 제 1 인에이블 신호(P_en)는 디스에이블된다. However, as shown in Figure 7, the first enable signal not to the first line voltage (P_out) and the reference voltage (Vref) is enabled in accordance thereto by a first code, the up-count during the period of the (P_en) do not match, the first comparison result If the signal (Pcmp_out) will remain high, and the first code, and reaches the maximum value (11111), the first enable signal (P_en) is disabled.

따라서 도 4의 제 1 제어부(230)가 상기 최대값(11111)에 도달한 제 1 코드와 로우 레벨로 디스에이블된 제 1 인에이블 신호(P_en)를 입력받아 리셋신호(reset)를 하이로 인에이블 시킨다. Therefore, receiving the first control unit 230 of Figure 4 is the maximum value (11111) the first code and the disabling the first enable a low level signal (P_en) reaches the reset signal (reset) to the high thereby enabled.

그에 따라 제 1 레지스터(220)가 상기 리셋신호(reset)에 따라 제 1 코드를 제 1 설정값으로 리셋하여 저장한다. Thereby the first register 220 is reset to store a first code in accordance with the reset signal (reset) by a first predetermined value.

따라서 반도체 입출력 측 임피던스가 매우 높음에 따라 제 1 코드가 최대값으로 저장되는 코드 조정오류가 방지된다. Therefore, the adjustment error code in which the first code is stored as the maximum value is prevented according to the semiconductor output-side impedance is very high.

다음으로, 제 2 코드 조정관련 동작을 살펴보면, 초기 동작시 상기 제 2 레지스터(420)에서 기설정된 초기 제 1 코드가 상기 ODT 출력 드라이버(300)에 입력 된다. Next, the second code adjustment look at the related operations, the initial first code during the initial operation period set in the second register 420, the ODT is input to the output driver 300.

그리고 상기 ODT 출력 드라이버(300)가 상기 제 2 코드에 따라 연결되는 저항에 따른 제 2 라인전압(N_out)을 출력한다. And it outputs a second voltage line (N_out) according to the resistance ODT output driver 300 is coupled in response to the second code.

이어서 상기 제 2 비교부(410)가 제 2 인에이블 신호(N_en)에 따라 상기 제 2 라인전압(N_out)과 기준전압(Vref)을 비교하여, 그에 따른 제 2 비교 결과신호(Ncmp_out)를 출력한다. Then the second comparison unit 410, the second is in accordance with the enable signal (N_en) comparing the second line voltage (N_out) and the reference voltage (Vref), and outputting a second comparison result signal (Ncmp_out) accordingly do. 이때 제 2 비교부(410)는 상기 제 2 라인전압(N_out)이 상기 기준전압(Vref)과 일치하지 않으면 도 8과 같이, 상기 제 2 레지스터(420)가 다운(Down) 카운트를 하도록 제 2 비교 결과신호(Ncmp_out)를 로우로 출력한다. The second comparison unit 2 (410) to the second line voltage (N_out) does not match with the reference voltage (Vref) as shown in Figure 8, the second register 420 is down (Down) count comparison result, and outputs a signal (Ncmp_out) low.

그리고 상기 제 2 레지스터(420)가 상기 제 2 비교 결과신호(Ncmp_out)에 따라 제 2 코드를 도 8과 같이, 다운 카운트함과 동시에 저장한다. And to the second register 420 as the second code and 8, at the same time saving and also down-count in accordance with said second comparison result signal (Ncmp_out).

이때 ODT 출력 드라이버(300)는 상기 다운 카운트되는 제 2 코드에 따른 제 2 라인전압(N_out)을 제 2 비교부(410)에 피드백 시키고, 그에 따라 제 2 비교부(410)는 상술한 비교동작 및 그에 따른 제 2 비교 결과신호(Ncmp_out) 출력 동작을 반복한다. The ODT output driver 300 includes a second line voltage (N_out) and fed back to the second comparison unit 410, the second comparing unit 410 is the above-described comparison operation is accordingly in accordance with a second code to the down-count and it repeats the second comparison result signal (Ncmp_out) the output operation thereof.

상기 제 2 비교부(410)가 제 2 인에이블 신호(N_en)의 인에이블 구간동안 즉, 펄스가 발생되는 동안 상기 제 2 라인전압(N_out)과 기준전압(Vref)이 일치함에 따른 제 2 비교 결과신호(Ncmp_out)를 하이로 출력하면, 상기 제 2 레지스터(420)의 카운트 동작이 중지되고, 그에 해당하는 코드값이 저장됨으로써 조정동작이 완료된다. The second comparison unit 410, the second enable signal second comparison resulting from the second line voltage (N_out) and the reference voltage (Vref) is consistent during the while that is, a pulse is generated the enable period of the (N_en) When outputting the resultant signal (Ncmp_out) to be high, the count operation of the second register 420 is stopped, the code value of the memory is completed by being the adjustment operation accordingly.

그러나 도 8과 같이, 제 2 인에이블 신호(N_en)의 인에이블 구간동안 제 2 코드를 계속 다운 카운트하여도 그에 따른 제 2 라인전압(N_out)과 기준전압(Vref)이 일치하지 않아 제 2 비교 결과신호(Ncmp_out)가 로우를 유지하면, 제 2 코드가 최소값(00000)에 도달하게 되고, 제 2 인에이블 신호(N_en)는 디스에이블된다. However, as shown in Figure 8, the second enable signal (N_en) enabled because the road to continue counting down the second code for a section not the second line voltage (N_out) and the reference voltage (Vref) matches accordingly the second comparative If the result signal (Ncmp_out) is kept low, the second code is reached to the minimum value (00000), the second enable signal (N_en) is disabled.

따라서 도 6의 제 2 제어부(430)가 상기 최소값(00000)에 도달한 제 2 코드와 로우 레벨로 디스에이블된 제 2 인에이블 신호(N_en)를 입력받아 리셋신호(reset)를 하이로 인에이블 시킨다. Accordingly, the second control unit 430 is the minimum value (00000) by the second code and the low level of disabling the second enable signal (N_en) input receives an enable the reset signal (reset) to the high to reach the 6 thereby.

그에 따라 제 2 레지스터(420)가 상기 리셋신호(reset)에 따라 제 2 코드를 제 2 설정값으로 리셋하여 저장한다. Thus the second register 420 is reset to store the second code in response to the reset signal (reset) to the second set value according.

따라서 반도체 입출력 측 임피던스가 매우 높음에 따라 제 2 코드가 최소값으로 저장되는 코드 조정오류가 방지된다. Therefore, the adjustment error code is the second code is stored as the minimum value is prevented according to the semiconductor output-side impedance is very high.

이때 상술한 제 1 코드 관련 제 1 설정값 및 제 2 코드 관련 제 2 설정값은 반도체 입출력 측 임피던스가 높을 경우에도 데이터 입출력이 이루어질 수 있도록 시뮬레이션 또는 반도체 메모리 동작 테스트를 통해 설정된다. The above-described first code associated first set value and the second code-related second set value is set through a simulation or the semiconductor memory operation test to be made to the data input and output, even if higher the semiconductor side output impedance.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. Those skilled in the art will understand present invention is so without changing the technical spirit or essential features may be embodied in other specific forms, the embodiments described above will not be illustrative and not restrictive in all respects should. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다. The scope of the invention is intended to be included within the scope of the above description becomes than indicated by the claims, which will be described later, the spirit and scope, and all such modifications as derived from the equivalent concept of the appended claims the invention do.

본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치 및 방법은 코드값 조정오류를 방지하여 데이터 입력과 데이터 출력이 정상적으로 이루어질 수 있도록 하므로 메모리 동작 신뢰성을 향상시킬 수 있는 효과가 있다. On-die termination apparatus and method of the semiconductor memory according to the present invention has an effect to improve the reliability of memory operation, so to be a data input and data output properly to prevent the code value adjustment error.

Claims (22)

  1. 적어도 두 비트 이상으로 이루어진 제 1 코드에 따른 저항비로 입력전압을 분압하여 제 1 라인전압을 출력하는 ODT(On Die Termination) 입력 드라이빙 수단; (On Die Termination) ODT to the input voltage to the resistance ratio of the first code of at least two bits or more partial pressure and outputting a first voltage input line driving means;
    상기 제 1 라인전압과 기준전압의 일치여부에 따라 상기 제 1 코드를 카운트하거나 제 1 설정값으로 리셋시키는 제 1 ODT 제어수단; A first ODT control means for counting the first code, or reset to the first predetermined value according to the match of the first line voltage with a reference voltage;
    상기 제 1 코드와, 적어도 두 비트 이상으로 이루어진 제 2 코드에 따른 저항비로 입력전압을 분압하여 제 2 라인전압을 출력하는 ODT 출력 드라이빙 수단; ODT driving output means for outputting a second voltage line to said first input voltage resistance ratio in accordance with a second code consisting of a first code, at least two bits or more partial pressure; And
    상기 제 2 라인전압과 기준전압의 일치여부에 따라 상기 제 2 코드를 카운트하거나 제 2 설정값으로 리셋시키는 제 2 ODT 제어수단을 포함하는 반도체 메모리의 온 다이 터미네이션 장치. Said second voltage line and a second of the semiconductor memory including the ODT control means for counting the on-die and the second code based on the match of the reference voltage or reset to the second predetermined value termination device.
  2. 제 1 항에 있어서, According to claim 1,
    상기 ODT 입력 드라이빙 수단은 전원단에 연결되어 상기 제 1 코드에 따라 온 되는 복수개의 스위칭 소자, 및 상기 복수개의 스위칭 소자 각각과 접지단(VSSQ) 사이에 연결된 복수개의 저항을 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치반도체 메모리의 온 다이 터미네이션 장치. The ODT input driving means is connected to the power stage comprises a plurality of resistors connected between the plurality of switching elements, and the ground terminal (VSSQ) and each of the plurality of switching elements to be turned on in response to the first code on-die termination device on-die termination device of the semiconductor memory of the semiconductor memory.
  3. 제 1 항에 있어서, According to claim 1,
    상기 제 1 ODT 제어수단은 1 wherein the ODT control means
    제 1 인에이블 신호에 따라 상기 제 1 라인전압과 기준전압을 비교하여 제 1 비교 결과신호를 출력하는 비교부, First comparator for comparing the first line voltage with a reference voltage output a first comparison result signal in response to the enable signal 1,
    상기 제 1 비교 결과신호와 리셋신호에 따라 상기 제 1 코드를 카운트하거나 제 1 설정값으로 리셋시키는 레지스터, 및 A register for counting the first code, or reset to the first predetermined value based on the first comparison result signal and a reset signal, and
    상기 제 1 인에이블 신호와 상기 제 1 코드에 따라 리셋신호를 생성하는 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치. On-die termination of the semiconductor memory device comprises a controller for generating a reset signal in response to said first enable signal and the first code.
  4. 제 3 항에 있어서, 4. The method of claim 3,
    상기 비교부는 상기 제 1 라인전압이 상기 기준전압과 일치하지 않으면 상기 제 1 레지스터가 업(Up) 카운트를 하도록 제 1 비교 결과신호를 출력하게 구성됨을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치. The comparison unit on-die termination of the semiconductor memory device, characterized in said first register is configured to output a first comparison result signal to the up (Up) count unless the first line voltage matches the reference voltage.
  5. 제 3 항에 있어서, 4. The method of claim 3,
    상기 제어부는 상기 제 1 인에이블 신호가 디스에이블된 상태에서 상기 제 1 코드가 최대값에 도달하면 상기 리셋신호를 인에이블시키도록 구성됨을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치. The controller on-die termination device of the semiconductor memory, characterized by when said first code has reached the maximum value configured so as to enable the reset signal while the first enable signal discharge enabled.
  6. 제 3 항에 있어서, 4. The method of claim 3,
    상기 제어부는 상기 제 1 인에이블 신호를 입력받는 인버터, 및 The inverter control unit for receiving the first enable signal, and
    상기 인버터의 출력과 상기 제 1 코드를 입력받는 XNOR 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치. On-die termination of the semiconductor memory device comprising the output of the inverter and the XNOR gate receiving the first code.
  7. 제 5 항 또는 제 6 항에 있어서, 6. The method of claim 5 or 6,
    상기 제 1 인에이블 신호는 펄스신호인 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치 The first enable signal is on-die termination device of the semiconductor memory, characterized in that the pulse signal
  8. 제 1 항에 있어서, According to claim 1,
    상기 ODT 출력 드라이빙 수단은 The ODT output driving means
    전원단에 연결되어 상기 제 2 코드에 따라 온 되는 복수개의 트랜지스터로 이루어진 제 1 트랜지스터 그룹, 상기 제 1 트랜지스터 그룹의 트랜지스터 각각과 접지단 사이에 연결된 복수개의 저항으로 이루어진 제 1 저항 그룹, 상기 제 1 저항 그룹의 저항 각각과 연결된 복수개의 저항으로 이루어진 제 2 저항 그룹, 및 상기 제 2 저항 그룹의 저항 각각과 접지단 사이에 연결되어 상기 제 2 코드에 따라 온 되는 복수개의 트랜지스터로 이루어진 제 2 트랜지스터 그룹을 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치. Is connected to the power supply terminal a first transistor group, wherein the first resistor group consisting of a plurality of resistors connected between a first transistor group of the transistor and the ground terminal each including a plurality of transistors that are turned on in response to the second code, the first a second transistor group, the second resistor group consisting of a plurality of resistance is associated with the resistance and the resistance of each of the groups, and is connected between the second resistance resistor and the ground terminal with each group including a plurality of transistors that are turned on in accordance with said second code, on-die termination of the semiconductor memory device comprising a.
  9. 제 1 항에 있어서, According to claim 1,
    상기 제 2 ODT 제어수단은 2 wherein the ODT control means
    제 2 인에이블 신호에 따라 상기 제 2 라인전압과 기준전압을 비교하여 제 2 비교 결과신호를 출력하는 비교부, The comparison section outputting a second comparison result signal by comparing the first line voltage with a reference voltage according to the second enable signal,
    상기 제 2 비교 결과신호와 리셋신호에 따라 상기 제 2 코드를 카운트하거나 제 2 설정값으로 리셋시키는 레지스터, 및 A register for counting the second code, or reset to the second predetermined value in accordance with said second comparison result signal and a reset signal, and
    상기 제 2 인에이블 신호와 상기 제 2 코드에 따라 리셋신호를 생성하는 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치. On-die termination of the semiconductor memory device comprises a controller for generating a reset signal in response to said second enable signal and said second code.
  10. 제 9 항에 있어서, 10. The method of claim 9,
    상기 비교부는 상기 제 2 라인전압이 상기 기준전압과 일치하지 않으면 상기 레지스터가 다운 카운트를 하도록 제 2 비교 결과신호를 출력하게 구성됨을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치. The comparison unit on-die termination device of the semiconductor memory, characterized by the second voltage line is adapted to output a second comparison result signal to the register for down-counting does not match the reference voltage.
  11. 제 9 항에 있어서, 10. The method of claim 9,
    상기 제어부는 상기 제 2 인에이블 신호가 디스에이블된 상태에서 상기 제 2 코드가 최소값에 도달하면 상기 리셋신호를 인에이블시키도록 구성됨을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치. The control unit and the second enable signal is disabled when the second code has reached the minimum value in the enabled state on-die termination device of the semiconductor memory, characterized by configured to enable the reset signal.
  12. 제 9 항에 있어서, 10. The method of claim 9,
    상기 제어부는 상기 제 2 인에이블 신호를 입력받는 제 1 인버터, The control unit has a first inverter for receiving said second enable signal,
    상기 제 2 코드의 각 비트를 입력받는 제 2 코드의 비트 수 만큼의 제 2 인버터, 및 A second inverter for the number of bits of the second code, for receiving the respective bits of the second code, and
    상기 제 1 및 제 2 인버터의 출력을 입력받는 XNOR 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치. On-die termination of the semiconductor memory device comprising the XNOR gate receiving the output of the first and second inverters.
  13. 제 11 항 또는 제 12 항에 있어서, 12. The method of claim 11 or 12,
    상기 제 2 인에이블 신호는 펄스신호인 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치. The second enable signal is on-die termination device of the semiconductor memory, it characterized in that the pulse signal.
  14. 제 1 항에 있어서, According to claim 1,
    상기 제 1 설정값 및 제 2 설정값은 시뮬레이션 또는 반도체 메모리 동작 테스트를 통해 설정되는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치. The first set value and second set value on-die termination of the semiconductor memory device characterized in that the set through a simulation or the semiconductor memory operation test.
  15. 제 1 코드에 따라 저항비가 결정되는 입력 드라이빙 수단, 제 2 코드에 따라 저항비가 결정되는 출력 드라이빙 수단을 갖는 반도체 메모리의 온 다이 터미네이션 방법에 있어서, Article according to the input driving means in accordance with a first code to determine the resistance ratio, on-die termination method for a semiconductor memory having an output driving means which is determined by the resistance ratio of the second code,
    상기 입력 드라이빙 수단에서 출력된 제 1 라인전압과 기준전압을 비교하는 제 1 비교단계; A first comparison step for comparing the first line voltage with a reference voltage output from the input driving means;
    상기 제 1 비교단계의 비교 결과에 따라 상기 제 1 코드를 카운트하거나 제 1 설정값으로 리셋시키는 단계; The step of counting the first code, or reset to the first set value according to the comparison result of the first comparison step;
    상기 출력 드라이빙 수단에서 출력된 제 2 라인전압과 기준전압을 비교하는 제 2 비교단계; A second comparison step for comparing the first line voltage with a reference voltage output from the output driving means; And
    상기 제 2 비교단계의 비교 결과에 따라 상기 제 2 코드를 카운트하거나 제 2 설정값으로 리셋시키는 단계를 포함하는 반도체 메모리의 온 다이 터미네이션 방법. On-die termination method for a semiconductor memory comprising the steps of: counting a second code, or reset to the second set value according to the comparison result of the second comparison step.
  16. 제 15 항에 있어서, 16. The method of claim 15,
    상기 제 1 비교단계의 비교 결과에 따라 상기 제 1 코드를 카운트하는 단계는 Counting a first code in response to the comparison result of the first comparison step
    제 1 인에이블 신호의 인에이블 구간동안 상기 제 1 라인전압과 상기 기준전압이 일치하지 않으면 상기 코드를 카운트하는 단계임을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 방법. The first enable signal of the enable period of the first voltage line and the on-die termination method of a semiconductor memory in which the reference voltages do not match, characterized in that the step for counting the code for.
  17. 제 15 항에 있어서, 16. The method of claim 15,
    상기 제 1 비교단계의 비교 결과에 따라 상기 제 1 코드를 제 1 설정값으로 리셋시키는 단계는 The step of resetting the first code to the first set value according to the comparison result of the first comparison step
    제 1 인에이블 신호가 디스에이블된 상태에서 상기 제 1 코드가 최대값에 도달하면 상기 제 1 코드를 제 1 설정값으로 리셋시키는 단계임을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 방법. On-die termination method of claim 1 when the enable signal is disabled to reach the first code has a maximum value in the enabled state semiconductor, characterized in that the step of resetting the first code to the first set value memory.
  18. 제 16 항 또는 제 17 항에 있어서, 17. The method of claim 16 or 17,
    상기 제 1 인에에블 신호는 펄스신호인 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 방법. The first signal block in the first to the on die termination method of a semiconductor memory which is characterized in that the pulse signal.
  19. 제 15 항에 있어서, 16. The method of claim 15,
    상기 제 2 비교단계의 비교 결과에 따라 상기 제 2 코드를 카운트하는 단계는 Counting a second code based on the comparison result of the second comparison step
    제 2 인에이블 신호의 인에이블 구간동안 상기 제 2 라인전압과 상기 기준전압이 일치하지 않으면 상기 코드를 카운트하는 단계임을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 방법. The second enable signal for the enable period, the second voltage line and the on-die termination method of a semiconductor memory in which the reference voltages do not match, characterized in that the step for counting the code for.
  20. 제 15 항에 있어서, 16. The method of claim 15,
    상기 제 2 비교단계의 비교 결과에 따라 상기 제 2 코드를 제 2 설정값으로 리셋시키는 단계는 The step of resetting the second code to the second set value according to the comparison result of the second comparison step
    제 2 인에이블 신호가 디스에이블된 상태에서 상기 제 2 코드가 최소값에 도달하면 상기 제 2 코드를 제 2 설정값으로 리셋시키는 단계임을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 방법. On-die termination method of claim 2, when the enable signal is disabled and the second code has reached the minimum value in the enabled state semiconductor, it characterized in that the step of resetting the second code to the second set value memory.
  21. 제 19 항 또는 제 20 항에 있어서, 20. The method of claim 19 or claim 20,
    상기 제 2 인에이블 신호는 펄스신호인 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 방법. The second enable signal is on-die termination method of a semiconductor memory which is characterized in that the pulse signal.
  22. 제 15 항에 있어서, 16. The method of claim 15,
    상기 제 1 설정값 및 제 2 설정값은 시뮬레이션 또는 반도체 메모리 동작 테스트를 통해 설정되는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 방법. The first set value and second set value on-die termination method for a semiconductor memory, characterized in that the set through a simulation or the semiconductor memory operation test.
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