KR100656461B1 - Apparatus and method for on die termination of semiconductor memory - Google Patents

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Abstract

An on-die termination apparatus of a semiconductor memory and a method thereof are provided to prevent memory operation error by normally performing a data input operation by setting a code value as an initial value even if impedance matching is not done. An on-die termination apparatus includes a resistor unit for detecting line impedance. A driving unit receives a code comprising at least two bits and divides an input voltage by a resistance ratio according to the code. An on-die termination control unit(300) counts the code or resets the code with an initial value according to whether a reference voltage coincides with a line voltage according to the resistance ratio between the resistor unit for detecting line impedance and the driving unit.

Description

반도체 메모리의 온 다이 터미네이션 장치 및 방법{Apparatus and Method for On Die Termination of Semiconductor Memory}Apparatus and Method for On Die Termination of Semiconductor Memory

도 1은 종래의 기술에 따른 반도체 메모리의 온 다이 터미네이션 장치의 구성을 나타낸 블록도,1 is a block diagram showing the configuration of an on-die termination device of a semiconductor memory according to the prior art;

도 2는 도 1의 ODT 입력 드라이버의 내부 구성을 나타낸 회로도,FIG. 2 is a circuit diagram illustrating an internal configuration of the ODT input driver of FIG. 1. FIG.

도 3은 본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치의 구성을 나타낸 블록도,3 is a block diagram showing a configuration of an on-die termination device of a semiconductor memory according to the present invention;

도 4는 도 3의 ODT 제어부의 내부 구성을 나타낸 블록도,4 is a block diagram illustrating an internal configuration of an ODT control unit of FIG. 3;

도 5는 도 4의 제 2 리셋신호 발생부의 내부 구성을 나타낸 회로도,5 is a circuit diagram illustrating an internal configuration of a second reset signal generator of FIG. 4;

도 6은 본 발명에 따른 각부 신호파형을 나타낸 타이밍도이다.6 is a timing diagram showing the signal waveform of each part according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

10: ODT 입력 드라이버 20: 데이터 입력 드라이버10: ODT input driver 20: Data input driver

300: ODT 제어부 310: 제 1 비교부300: ODT control unit 310: first comparison unit

320: 제 2 비교부 330: 내부 클럭 발생부320: second comparator 330: internal clock generator

340: 제 2 리셋신호 발생부 350: 코드 제어부340: second reset signal generator 350: code controller

본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 온 다이 터미네이션 장치 및 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memories, and more particularly to apparatus and methods for on die termination of semiconductor memories.

일반적으로 소정의 임피던스를 갖는 버스 라인을 통해 전달되는 신호가 임피던스가 다른 버스라인과 만나는 경우 신호의 일부가 손실된다. 따라서 상기 두 버스 라인의 임피던스를 매칭시킴으로써 상기 신호 손실을 감소시키는 것을 온 다이 터미네이션(On Die Termination: 이하, ODT라 칭함) 이라 한다.In general, when a signal transmitted through a bus line having a predetermined impedance encounters a bus line having a different impedance, part of the signal is lost. Therefore, reducing the signal loss by matching the impedances of the two bus lines is referred to as on die termination (hereinafter referred to as ODT).

종래의 기술에 따른 반도체 메모리의 ODT 장치는 도 1에 도시된 바와 같이, 라인 임피던스 검출용 저항(ZQ), 데이터 입력 드라이버(20)와 동일하게 모델링된 ODT 입력 드라이버(10), Pcode<0:N>(이하, 코드라 칭함)를 이용하여 임피던스 조정동작을 제어하는 ODT 제어부(30)를 포함한다.As shown in FIG. 1, the ODT device of the semiconductor memory according to the related art is a resistor ZQ for detecting line impedance, an ODT input driver 10 modeled in the same manner as the data input driver 20, and Pcode <0: And an ODT control unit 30 for controlling the impedance adjustment operation by using N> (hereinafter referred to as a code).

상기 ODT 입력 드라이버(10)는 도 2에 도시된 바와 같이, 전원단(VDDQ)에 연결되어 상기 코드에 따라 온 되는 복수개의 트랜지스터(P0 ~ PN), 상기 복수개의 트랜지스터(P0 ~ PN) 각각과 접지단(VSSQ) 사이에 연결된 복수개의 저항(R0 ~ RN)을 포함한다.As shown in FIG. 2, the ODT input driver 10 includes a plurality of transistors P0 to PN and each of the plurality of transistors P0 to PN connected to a power supply terminal VDDQ and turned on according to the code. It includes a plurality of resistors (R0 ~ RN) connected between the ground terminal (VSSQ).

이와 같이 구성된 종래기술은 초기 동작시 ODT 제어부(30)가 ODT 입력 드라이버(10)에 초기 코드를 입력시킨다.In the prior art configured as described above, the ODT control unit 30 inputs the initial code to the ODT input driver 10 during the initial operation.

그리고 상기 ODT 제어부(30)는 상기 입력된 초기 코드에 따라 상기 ODT 입력 드라이버(10)와 상기 라인 임피던스 검출용 저항(ZQ)에 의해 출력된 라인 전압(ZQin)이 기준전압(Vref)과 같은지 비교한다.The ODT controller 30 compares whether the line voltage ZQin output by the ODT input driver 10 and the line impedance detection resistor ZQ is equal to the reference voltage Vref according to the input initial code. do.

그리고 상기 ODT 제어부(30)는 상기 비교결과, 상기 라인 전압(ZQin)이 상기 기준전압(Vref)과 다르면, 상기 코드를 순차적으로 카운트하고, 상기 라인 전압(ZQin)이 상기 기준전압(Vref)과 같아지면, 해당 코드를 조정완료된 것으로 설정함으로써 임피던스 조정동작을 완료한다.When the line voltage ZQin is different from the reference voltage Vref, the ODT control unit 30 sequentially counts the codes, and the line voltage ZQin is equal to the reference voltage Vref. If they are equal, the impedance adjustment operation is completed by setting the code as tuned.

그러나 종래의 기술에 따른 반도체 메모리의 ODT 장치는 상기 라인 전압(ZQin)이 기준전압(Vref)과 같지 않으면, 상기 코드를 계속 카운트하고, 상기 코드가 최종값이 되면 이를 조정완료로 설정하여 임피던스 조정을 종료하게 된다. 이때 코드가 최종값인 경우 이를 입력받는 데이터 입력 드라이버의 저항값이 최소값이 되어 입력 데이터가 해당 데이터 레벨로 풀 스윙하지 못하므로 정확한 데이터 입력이 이루어지지 못하여 메모리가 오동작 할 수 있는 문제점이 있다.However, if the line voltage ZQin is not equal to the reference voltage Vref, the ODT device of the semiconductor memory according to the related art continuously counts the code, and when the code reaches the final value, adjusts the impedance by setting it to adjustment completed. Will end. In this case, if the code is the final value, the resistance value of the data input driver receiving the input value becomes the minimum value, and thus the input data cannot be fully swinged to the corresponding data level. Therefore, there is a problem in that the memory may malfunction due to incorrect data input.

본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 임피던스 조정에 따른 코드 설정오류를 방지할 수 있도록 한 반도체 메모리의 온 다이 터미네이션 장치 및 방법을 제공함에 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above-described problems, and an object thereof is to provide an apparatus and a method for on-die termination of a semiconductor memory capable of preventing code setting errors due to impedance adjustment.

본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치는 라인 임피던스 검출용 저항수단; 적어도 두 비트 이상으로 이루어진 코드를 입력받고 그 코드에 따른 저항비로 입력전압을 분압하여 출력하는 드라이빙 수단; 상기 드라이빙 수단과 상기 라인 임피던스 검출용 저항수단의 저항비에 따른 라인전압과 기준전압의 일치여부에 따라 상기 코드를 카운트하거나 초기값으로 리셋시키는 온 다이 터미네 이션 제어수단을 포함함을 특징으로 한다.An on-die termination device of a semiconductor memory according to the present invention comprises: resistance means for detecting line impedance; Driving means for receiving a code composed of at least two bits and dividing the input voltage by a resistance ratio corresponding to the code; And on-die termination control means for counting or resetting the code to an initial value according to whether or not a line voltage and a reference voltage match the resistance ratio of the driving means and the resistance means for detecting line impedance. .

본 발명에 따른 반도체 메모리의 온 다이 터미네이션 방법은 라인 임피던스 검출용 저항, 및 적어도 두 비트 이상으로 이루어진 코드에 따라 저항비가 결정되는 드라이빙 수단을 갖는 반도체 메모리의 온 다이 터미네이션 방법에 있어서, 상기 라인 임피던스 검출용 저항과 상기 드라이빙 수단의 저항비에 따라 출력된 라인전압과 기준전압을 비교하는 단계; 및 상기 비교결과에 따라 상기 코드를 카운트하거나 초기값으로 리셋시키는 단계를 포함함을 특징으로 한다.The on-die termination method of a semiconductor memory according to the present invention comprises the on-die termination method of a semiconductor memory having a line impedance detection resistor and a driving means having a resistance ratio determined according to a code consisting of at least two bits. Comparing the output line voltage and the reference voltage according to the resistance ratio between the melting resistance and the driving means; And counting or resetting the code to an initial value according to the comparison result.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명에 따른 반도체 메모리의 ODT 장치의 구성을 나타낸 블록도,3 is a block diagram showing the configuration of an ODT device of a semiconductor memory according to the present invention;

도 4는 도 3의 ODT 제어부의 내부 구성을 나타낸 블록도, 도 5는 도 4의 제 2 리셋신호 발생부의 내부 구성을 나타낸 회로도, 도 6은 본 발명에 따른 각부 신호파형을 나타낸 타이밍도이다.4 is a block diagram illustrating an internal configuration of the ODT control unit of FIG. 3, FIG. 5 is a circuit diagram illustrating an internal configuration of a second reset signal generation unit of FIG. 4, and FIG. 6 is a timing diagram illustrating each signal waveform according to the present invention.

본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치는 도 3에 도시된 바와 같이, 라인 임피던스 검출용 저항(ZQ), 적어도 두 비트 이상으로 이루어진 코드(Pcode<0:N>, 이하, 코드라 칭함)를 입력받고 그에 따른 저항비로 입력전압을 분압하여 출력하는 ODT 입력 드라이버(10), 상기 ODT 입력 드라이버(10)와 상기 라인 임피던스 검출용 저항(ZQ)의 저항비에 따른 라인전압과 기준전압의 일치여부에 따라 상기 코드를 카운트하거나 초기값으로 리셋시키는 ODT 제어부(300)를 포함한다.In the on-die termination device of the semiconductor memory according to the present invention, as shown in FIG. 3, a line impedance detection resistor ZQ and a code (Pcode <0: N>, hereinafter referred to as a code) having at least two bits or more. Is matched between the line voltage and the reference voltage according to the resistance ratio of the ODT input driver 10, the ODT input driver 10, and the line impedance detection resistor ZQ, which divides and outputs the input voltage by the resistance ratio. ODT control unit 300 for counting or resetting the code to the initial value depending on whether or not.

상기 ODT 입력 드라이버(10)는 데이터 입력 드라이버(20)와 동일한 데이터 입력특성을 갖도록 모델링한 것으로, 도 2의 구성과 동일하므로 구성설명은 생략하기로 한다.The ODT input driver 10 is modeled to have the same data input characteristics as the data input driver 20. Since the ODT input driver 10 is the same as the configuration of FIG. 2, the description of the configuration will be omitted.

상기 ODT 제어부(300)는 도 4에 도시된 바와 같이, 상기 라인전압(ZQin)과 기준전압(Vref)을 비교하여 그에 따른 비교 결과신호(cmp_out)를 출력하는 제 1 비교부(310), 상기 코드와 상기 비교 결과신호(cmp_out)에 따라 코드 카운트 중지신호(code_end)를 출력하는 제 2 비교부(320), 외부 클럭(clk)과 상기 코드 카운트 중지신호(code_end)에 따라 내부 클럭(clk_i)을 생성하는 내부 클럭 발생부(330), 상기 코드와 상기 내부 클럭(clk_i) 및 리셋신호(reset)에 따라 제 2 리셋신호(C_reset)를 생성하는 제 2 리셋신호 발생부(340), 및 상기 내부 클럭(clk_i), 및 상기 제 2 리셋신호(C_reset)에 따라 상기 코드를 카운트 또는 리셋시키는 코드 제어부(350)를 포함한다.As shown in FIG. 4, the ODT controller 300 compares the line voltage ZQin with the reference voltage Vref and outputs a comparison result signal cmp_out according to the first comparison unit 310. A second comparator 320 that outputs a code count stop signal code_end according to a code and the comparison result signal cmp_out, an internal clock clk_i according to an external clock clk, and the code count stop signal code_end. An internal clock generator 330 for generating a second reset signal generator 340 for generating a second reset signal C_reset according to the code, the internal clock clk_i, and a reset signal reset; And a code controller 350 for counting or resetting the code according to an internal clock clk_i and the second reset signal C_reset.

상기 제 1 비교부(310)는 상기 라인전압(ZQin)과 기준전압(Vref)이 일치하면 상기 비교 결과신호(cmp_out)를 예를 들어, 하이로 인에이블 시키는 비교기로 구성된다.The first comparator 310 includes a comparator for enabling the comparison result signal cmp_out to be high, for example, when the line voltage ZQin and the reference voltage Vref match.

상기 제 2 비교부(320)는 상기 비교 결과신호(cmp_out)가 인에이블되거나, 상기 비교 결과신호(cmp_out)가 디스에이블된 상태에서 상기 코드가 설정값에 도달하면 상기 코드 카운트 중지신호(code_end)를 예를 들어, 하이로 인에이블 시키는 비교기로 구성된다.The second comparison unit 320 generates the code count stop signal code_end when the comparison result signal cmp_out is enabled or when the code reaches a set value when the comparison result signal cmp_out is disabled. For example, it consists of a comparator that enables high.

이때 설정값은 코드의 최대값, 최소값 중에서 적어도 하나가 될 수 있으며, 상기 최대값은 모든 비트가 1(하이)인 경우에 해당하고, 상기 최소값은 모든 비트 가 0(로우)인 경우에 해당한다.In this case, the set value may be at least one of a maximum value and a minimum value of the code, and the maximum value corresponds to a case where all bits are 1 (high), and the minimum value corresponds to a case where all bits are 0 (low). .

상기 내부 클럭 발생부(330)는 상기 코드 카운트 중지신호(code_end)를 입력받는 제 1 인버터(IV1), 상기 제 1 인버터(IV1)의 출력과 상기 외부 클럭(clk)을 입력받는 제 1 낸드 게이트(ND1), 및 상기 제 1 낸드 게이트(ND1)의 출력을 입력받아 상기 내부 클럭(clk_i)을 출력하는 제 2 인버터(IV2)를 포함한다.The internal clock generator 330 receives a first inverter IV1 receiving the code count stop signal code_end, an output of the first inverter IV1, and a first NAND gate receiving the external clock clk. And a second inverter IV2 that receives the output of the first NAND gate ND1 and outputs the internal clock clk_i.

상기 제 2 리셋신호 발생부(340)는 상기 코드의 모든 비트가 동일한 값을 갖거나, 상기 리셋신호(reset)가 인에이블된 경우 상기 제 2 리셋신호(C_reset)를 인에이블시키는 로직으로 구성된다. 이때 상기 제 2 리셋신호 발생부(340)의 로직은 도 5에 도시된 바와 같이, 상기 코드를 입력받는 제 1 XNOR 게이트(XNOR1), 상기 내부 클럭(clk_i)을 입력받는 제 3 인버터(IV3), 상기 제 1 XNOR 게이트(XNOR1)의 출력과 상기 제 3 인버터(IV3)의 출력을 입력받는 제 2 낸드 게이트(ND2), 상기 제 2 낸드 게이트(ND2)의 출력을 입력받는 제 4 인버터(IV4), 상기 제 4 인버터(IV4)의 출력과 상기 리셋신호(reset)를 입력받는 제 1 노아 게이트(NOR1), 및 상기 제 1 노아 게이트(NOR1)의 출력을 입력받아 상기 제 2 리셋신호(C_reset)를 출력하는 제 5 인버터(IV5)를 포함한다.The second reset signal generator 340 is configured with logic to enable the second reset signal C_reset when all bits of the code have the same value or when the reset signal reset is enabled. . In this case, as shown in FIG. 5, the logic of the second reset signal generator 340 is the third inverter IV3 that receives the first XNOR gate XNOR1 and the internal clock clk_i that receive the code. And a second NAND gate ND2 receiving the output of the first XNOR gate XNOR1 and the output of the third inverter IV3, and a fourth inverter IV4 receiving the output of the second NAND gate ND2. ), A first NOR gate NOR1 receiving the output of the fourth inverter IV4 and the reset signal reset, and an output of the first NOR gate NOR1 receiving the second reset signal C_reset. ) Is a fifth inverter IV5 outputting.

상기 코드 제어부(350)는 상기 내부 클럭(clk_i)에 따라 상기 코드를 순차적으로 카운트하고, 상기 제 2 리셋신호(C_reset)에 따라 상기 코드를 초기 코드로 리셋시키는 레지스터로 구성된다.The code control unit 350 is configured to register the code in sequence according to the internal clock clk_i and reset the code to the initial code according to the second reset signal C_reset.

이와 같이 구성된 본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치의 동작을 도 3 내지 도 6을 참조하여 설명하면 다음과 같다.An operation of the on-die termination apparatus of the semiconductor memory according to the present invention configured as described above will be described with reference to FIGS. 3 to 6.

먼저, 초기 동작시 상기 ODT 제어부(300)는 기설정된 초기 코드를 상기 ODT 입력 드라이버(10)로 출력한다.First, during the initial operation, the ODT controller 300 outputs a predetermined initial code to the ODT input driver 10.

그리고 상기 ODT 입력 드라이버(10)에서 상기 초기 코드에 따라 연결된 저항들의 저항비와, 상기 라인 임피던스 검출용 저항(ZQ)의 저항비에 따라 전원전압(VDDQ)을 분압한 라인전압(ZQin)이 상기 도 3의 ODT 제어부(300)로 입력된다.The line voltage ZQin obtained by dividing the power supply voltage VDDQ by the resistance ratio of the resistors connected in accordance with the initial code in the ODT input driver 10 and the resistance ratio of the resistance ZQ for line impedance is determined by the ODT input driver 10. It is input to the ODT control unit 300 of FIG. 3.

이어서 도 4의 제 1 비교부(310)는 상기 라인전압(ZQin)과 기준전압(Vref)을 비교하여 일치하지 않을 경우, 도 6과 같이, 상기 비교 결과신호(cmp_out)를 로우로 출력한다.Subsequently, when the first comparison unit 310 of FIG. 4 compares the line voltage ZQin with the reference voltage Vref and does not match, the first comparison unit 310 outputs the comparison result signal cmp_out low.

그리고 도 4의 제 2 비교부(320)는 상기 비교 결과신호(cmp_out)가 디스에이블된 상태에서 상기 코드가 설정값에 도달하지 않으면, 도 6과 같이, 상기 코드 카운트 중지신호(code_end)를 로우로 디스에이블 시킨다.If the code does not reach the set value when the comparison result signal cmp_out is disabled, the second comparator 320 of FIG. 4 sets the code count stop signal code_end to low as shown in FIG. 6. Disable it.

그리고 도 4의 내부 클럭 발생부(330)는 도 6과 같이, 상기 코드 카운트 중지신호(code_end)가 디스에이블 상태인 동안 상기 외부 클럭(clk)을 소정시간 지연시킨 내부 클럭(clk_i)을 생성하여 상기 코드 제어부(350)로 공급한다. 즉, 상기 코드 카운트 중지신호(code_end)가 로우를 유지하는 동안 상기 외부 클럭(clk)의 하이와 로우를 반복함에 따른 클럭 펄스가 발생된다.The internal clock generator 330 of FIG. 4 generates an internal clock clk_i which delays the external clock clk for a predetermined time while the code count stop signal code_end is in a disabled state as shown in FIG. 6. Supply to the code control unit 350. That is, a clock pulse is generated by repeating the high and low of the external clock clk while the code count stop signal code_end is kept low.

그리고 도 4의 제 2 리셋신호 발생부(340)는 코드의 모든 비트값이 동일(모두 하이 또는 모두 로우)하고 상기 내부 클럭(clk_i)이 로우일 때, 또는 상기 리셋신호(reset)가 인에이블되는 경우에 제 2 리셋신호(C_reset)를 인에이블시킨다. 그러나 코드가 최대값(코드의 비트수가 4인 경우의 예를 들어, 1111) 또는 최소값( 코드의 비트수가 4인 경우의 예를 들어, 0000)에 도달하지 않은 상태로 코드의 모든 비트값이 동일하지 않으므로 도 6과 같이, 제 2 리셋신호(C_reset)를 디스에이블 상태로 유지시킨다.In the second reset signal generator 340 of FIG. 4, when all bit values of the code are the same (all high or all low) and the internal clock clk_i is low, or the reset signal reset is enabled. In this case, the second reset signal C_reset is enabled. However, all bit values in the code are the same without the code reaching its maximum value (for example, 1111 if the code has 4 bits) or the minimum value (for example, 0000 if the code has 4 bits). Therefore, as shown in FIG. 6, the second reset signal C_reset is maintained in the disabled state.

따라서 상기 코드 제어부(350)는 상기 제 2 리셋신호(C_reset)가 디스에이블 상태인 동안 상기 내부 클럭(clk_i)에 따라 상기 코드를 도 6과 같이, 순차적으로 카운트한다.Accordingly, the code controller 350 sequentially counts the codes according to the internal clock clk_i as shown in FIG. 6 while the second reset signal C_reset is in a disabled state.

이때 상기 코드의 순차적 카운트에 따라 결정된 상기 ODT 입력 드라이버(10)의 저항비와 상기 라인 임피던스 검출용 저항(ZQ)의 저항비에 따른 라인전압(ZQin)이 상기 제 1 비교부(310)로 계속 피드백된다. 그리고 상술한 도 4의 제 1 비교부(310), 제 2 비교부(320), 및 내부 클럭 발생부(330)의 동작에 의해 생성된 내부 클럭(clk_i)이 상기 코드 제어부(350)로 공급된다.At this time, the line voltage ZQin according to the resistance ratio of the ODT input driver 10 and the resistance ratio of the line impedance detection resistor ZQ determined according to the sequential count of the code continues to the first comparator 310. Is fed back. The internal clock clk_i generated by the operations of the first comparator 310, the second comparator 320, and the internal clock generator 330 of FIG. 4 is supplied to the code controller 350. do.

한편, 도 4의 제 1 비교부(310)의 비교 결과신호(cmp_out)가 로우로 디스에이블된 상태라도 상기 순차적으로 카운트되는 코드가 최대값 또는 최소값에 도달하게 되면, 상기 도 4의 제 2 비교부(320)가 상기 코드 카운트 중지신호(code_end)를 도 6과 같이, 하이로 인에이블 시킨다.Meanwhile, even when the comparison result signal cmp_out of the first comparator 310 of FIG. 4 is low, when the sequentially counted code reaches the maximum value or the minimum value, the second comparison of FIG. 4 is performed. The unit 320 enables the code count stop signal code_end to high, as shown in FIG. 6.

그리고 도 4의 내부 클럭 발생부(330)가 상기 코드 카운트 중지신호(code_end)가 하이로 인에이블됨에 따라 도 6과 같이, 내부 클럭(clk_i)을 로우로 유지시켜 펄스 발생을 중지시킨다.As the code count stop signal code_end is enabled high, the internal clock generator 330 of FIG. 4 stops pulse generation by keeping the internal clock clk_i low as shown in FIG. 6.

또한 제 2 리셋신호 발생부(340)는 코드가 최대값 또는 최소값에 도달하였으므로 모든 비트값이 동일하고, 상기 내부 클럭(clk_i)이 로우이므로 도 6과 같이, 제 2 리셋신호(C_reset)를 하이로 인에이블시킨다.In addition, since the second reset signal generator 340 has reached the maximum value or the minimum value, all bit values are the same, and the internal clock clk_i is low. Therefore, the second reset signal generator 340 sets the second reset signal C_reset high. Enable.

따라서 코드 제어부(350)는 상기 내부 클럭(clk_i)이 공급되지 않으므로 현재 코드에서 카운트를 중지한다. 또한 상기 제 2 리셋신호(C_reset)가 인에이블 되었으므로 현재 카운트된 코드를 리셋시키고, 초기 코드를 저장한다.Therefore, the code controller 350 stops counting the current code because the internal clock clk_i is not supplied. In addition, since the second reset signal C_reset is enabled, the currently counted code is reset and the initial code is stored.

그리고 코드 제어부(350)는 상기 저장된 초기 코드를 데이터 입력 드라이버(20)에 출력하여 데이터 입력 동작의 오류가 방지될 수 있도록 한다.The code controller 350 outputs the stored initial code to the data input driver 20 so that an error of the data input operation can be prevented.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치 및 방법은 임피던스 매칭이 이루어지지 않더라도 코드값을 초기값으로 설정하여 데이터 입력이 정상적으로 이루어질 수 있도록 하므로 메모리 동작오류를 방지할 수 있는 효과가 있다.The apparatus and method for on-die termination of a semiconductor memory according to the present invention have an effect of preventing a memory operation error because data input can be normally performed by setting a code value as an initial value even when impedance matching is not performed.

Claims (13)

라인 임피던스 검출용 저항수단;Resistance means for detecting line impedance; 적어도 두 비트 이상으로 이루어진 코드를 입력받고 그 코드에 따른 저항비로 입력전압을 분압하여 출력하는 드라이빙 수단;Driving means for receiving a code composed of at least two bits and dividing the input voltage by a resistance ratio corresponding to the code; 상기 드라이빙 수단과 상기 라인 임피던스 검출용 저항수단의 저항비에 따른 라인전압과 기준전압의 일치여부에 따라 상기 코드를 카운트하거나 초기값으로 리셋시키는 온 다이 터미네이션 제어수단을 포함하는 반도체 메모리의 온 다이 터미네이션 장치.On-die termination control means including on-die termination control means for counting or resetting the code to the initial value according to whether the line voltage and the reference voltage according to the resistance ratio of the driving means and the resistance means for detecting line impedance Device. 제 1 항에 있어서,The method of claim 1, 상기 드라이빙 수단은 전원단에 연결되어 상기 코드에 따라 온 되는 복수개의 스위칭 소자, 상기 복수개의 스위칭 소자 각각과 접지단(VSSQ) 사이에 연결된 복수개의 저항을 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.The driving means includes a plurality of switching elements connected to a power terminal and turned on according to the code, and a plurality of resistors connected between each of the plurality of switching elements and a ground terminal VSSQ. Termination device. 제 1 항에 있어서,The method of claim 1, 상기 온 다이 터미네이션 제어수단은 상기 라인전압과 기준전압을 비교하여 그에 따른 비교 결과신호를 출력하는 제 1 비교부,The on die termination control means may include a first comparator for comparing the line voltage with a reference voltage and outputting a comparison result signal accordingly; 상기 코드와 상기 비교 결과신호에 따라 코드 카운트 중지신호를 출력하는 제 2 비교부,A second comparator for outputting a code count stop signal according to the code and the comparison result signal; 외부 클럭과 상기 코드 카운트 중지신호에 따라 내부 클럭을 생성하는 내부 클럭 발생부,An internal clock generator configured to generate an internal clock according to an external clock and the code count stop signal; 상기 코드와 상기 내부 클럭 및 리셋신호에 따라 제 2 리셋신호를 생성하는 제 2 리셋신호 발생부, 및A second reset signal generator configured to generate a second reset signal according to the code, the internal clock, and a reset signal; 상기 내부 클럭, 및 상기 제 2 리셋신호에 따라 상기 코드를 카운트 또는 리셋시키는 코드 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.And a code control unit for counting or resetting the code in response to the internal clock and the second reset signal. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 비교부는 상기 라인전압과 기준전압이 일치하면 상기 비교 결과신호를 인에이블 시키도록 구성됨을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.And the first comparator is configured to enable the comparison result signal when the line voltage and the reference voltage coincide with each other. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 비교부는 상기 비교 결과신호가 인에이블되거나, 상기 비교 결과신호가 디스에이블된 상태에서 상기 코드가 설정값에 도달하면 상기 코드 카운트 중지신호를 인에이블시키도록 구성됨을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.And the second comparator is configured to enable the code count stop signal when the code reaches a set value when the comparison result signal is enabled or when the comparison result signal is disabled. On die termination device. 제 3 항에 있어서,The method of claim 3, wherein 상기 내부 클럭 발생부는 상기 코드 카운트 중지신호를 입력받는 제 1 인버터,The internal clock generator is a first inverter for receiving the code count stop signal, 상기 제 1 인버터의 출력과 상기 외부 클럭을 입력받는 제 1 낸드 게이트, 및A first NAND gate that receives an output of the first inverter and the external clock, and 상기 제 1 낸드 게이트의 출력을 입력받아 상기 내부 클럭을 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.And a second inverter receiving the output of the first NAND gate and outputting the internal clock. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 리셋신호 발생부는The second reset signal generator is 상기 코드의 모든 비트가 동일한 값을 갖거나, 상기 리셋신호가 인에이블된 경우 상기 제 2 리셋신호를 인에이블시키도록 구성됨을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.And enable all of the bits of the code to have the same value or to enable the second reset signal when the reset signal is enabled. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 리셋신호 발생부는The second reset signal generator is 상기 코드를 입력받는 제 1 XNOR 게이트,A first XNOR gate receiving the code; 상기 내부 클럭을 입력받는 제 1 인버터,A first inverter receiving the internal clock; 상기 제 1 XNOR 게이트의 출력과 상기 제 1 인버터의 출력을 입력받는 제 1 낸드 게이트,A first NAND gate receiving an output of the first XNOR gate and an output of the first inverter, 상기 제 1 낸드 게이트의 출력을 입력받는 제 2 인버터,A second inverter receiving an output of the first NAND gate; 상기 제 2 인버터의 출력과 상기 리셋신호를 입력받는 제 1 노아 게이트, 및A first NOR gate receiving the output of the second inverter and the reset signal, and 상기 제 1 노아 게이트의 출력을 입력받아 상기 제 2 리셋신호를 출력하는 제 3 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.And a third inverter receiving the output of the first NOR gate and outputting the second reset signal. 제 3 항에 있어서,The method of claim 3, wherein 상기 코드 제어부는 상기 내부 클럭에 따라 상기 코드를 카운트하고, 상기 제 2 리셋신호에 따라 상기 코드를 리셋시키는 레지스터인 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.And the code control unit is a register counting the code according to the internal clock and resetting the code according to the second reset signal. 라인 임피던스 검출용 저항, 및 적어도 두 비트 이상으로 이루어진 코드에 따라 저항비가 결정되는 드라이빙 수단을 갖는 반도체 메모리의 온 다이 터미네이션 방법에 있어서,In the on-die termination method of a semiconductor memory having a line impedance detection resistor, and a driving means in which the resistance ratio is determined in accordance with a code consisting of at least two bits or more, 상기 라인 임피던스 검출용 저항과 상기 드라이빙 수단의 저항비에 따라 출력된 라인전압과 기준전압을 비교하는 단계; 및Comparing the output line voltage and the reference voltage according to the resistance ratio of the line impedance detection resistor and the driving means; And 상기 비교결과에 따라 상기 코드를 카운트하거나 초기값으로 리셋시키는 단계를 포함하는 반도체 메모리의 온 다이 터미네이션 방법.Counting or resetting the code to an initial value according to the comparison result. 제 10 항에 있어서,The method of claim 10, 상기 비교결과에 따라 상기 코드를 카운트하는 단계는Counting the code according to the comparison result 상기 코드 값이 설정값에 도달하지 않은 상태에서 상기 라인전압과 상기 기준전압이 일치하지 않으면 상기 코드를 카운트하는 단계임을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 방법.And counting the code if the line voltage and the reference voltage do not match when the code value does not reach a set value. 제 10 항에 있어서,The method of claim 10, 상기 비교결과에 따라 상기 코드를 초기값으로 리셋시키는 단계는Resetting the code to the initial value according to the comparison result 상기 코드 값이 설정값에 도달한 상태에서 상기 라인전압과 상기 기준전압이 일치하지 않으면 상기 코드를 초기값으로 리셋시키는 단계임을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 방법.And resetting the code to an initial value when the line voltage and the reference voltage do not coincide with each other when the code value reaches a set value. 제 11 항 또는 제 12 항에 있어서,The method according to claim 11 or 12, 상기 설정값은 최대값, 최소값 중에서 적어도 하나인 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 방법.The set value is at least one of the maximum value, the minimum value on die termination method of a semiconductor memory.
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