KR100655066B1 - semiconductor device - Google Patents

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KR100655066B1
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Abstract

본 발명은 스크라이브 라인의 폭을 축소하여 웨이퍼당 총 다이수를 증가시킬 수 있도록 한 반도체 소자에 관한 것이다. 본 발명에 의하면, 모니터링 패턴을 스크라이브 라인 외측에 배치하되, 칩의 패드들 아래에 배치하거나 칩의 패드들 사이에 배치시키고, 상기 칩의 패드들이 모니터링 패턴의 패드로서 작용할 수 있도록 하기 위해 모니터링패턴과 칩의 패드들을 전기적으로 연결시킨다.The present invention relates to a semiconductor device capable of increasing the total number of dies per wafer by reducing the width of the scribe line. According to the present invention, a monitoring pattern is disposed outside the scribe line, under the pads of the chip or between the pads of the chip, and the pads of the chip can act as pads of the monitoring pattern. The pads of the chip are electrically connected.

본 발명에서와 같이 반도체 소자를 구현할 경우, 많은 비용이 소요되는 미세 공정을 추진하지 않고도 스크라이브 라인을 최소화하여 웨이퍼당 총 다이 수량을 늘리고 칩의 제조원가를 줄임으로써, 제품의 가격 경쟁력을 한층 더 강화할 수 있게 된다. When the semiconductor device is implemented as in the present invention, it is possible to further increase the price competitiveness of the product by minimizing the scribe line, increasing the total die quantity per wafer, and reducing the manufacturing cost of the chip without promoting costly micro processes. Will be.

Description

반도체 소자 {semiconductor device}Semiconductor device {semiconductor device}

도 1은 종래 기술에 의한 반도체 소자를 나타내 레이아웃도.1 is a layout diagram showing a semiconductor device according to the prior art.

도 2는 본 발명의 실시예에 의한 반도체 소자의 요부를 나타낸 레이아웃도.2 is a layout diagram showing main parts of a semiconductor device according to an embodiment of the present invention;

도 3은 본 발명의 다른 실시예에 의한 반도체 소자의 요부를 나타낸 레이아웃도.3 is a layout diagram showing the main parts of a semiconductor device according to another embodiment of the present invention;

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 스크라이브 라인의 폭을 축소하여 웨이퍼당 총 다이수량을 늘리도록 한 반도체 소자에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a semiconductor device to reduce the width of the scribe line to increase the total amount of die per wafer.

반도체 소자의 고집적화와 공정의 미세화에 맞추어 칩의 사이즈를 점차 축소하여 웨이퍼 한장당 총다이(net die)의 수량을 늘림으로써 웨이퍼당 칩의 양품 수량을 늘리고 나아가 칩의 제조원가를 낮추어 왔다. 그러나, 동일 직경 사이즈의 웨이퍼에서 총다이의 수량을 늘리는 것에는 한계가 있다. 따라서, 이러한 웨이퍼 사이즈의 한계를 극복하기 위하여, 반도체 소자의 고집적화와 공정의 미세화에 병행하여 웨이퍼의 직경 사이즈를 점차 증대시키는 대구경화를 추진하여 왔다.In order to increase the integration of semiconductor devices and the miniaturization of processes, chip sizes have been gradually reduced to increase the number of net dies per wafer, thereby increasing the yield of chips per wafer and lowering the manufacturing cost of chips. However, there is a limit to increasing the number of total dies in wafers of the same diameter size. Therefore, in order to overcome such a limitation of the wafer size, a large diameter has been promoted to gradually increase the diameter size of the wafer in parallel with the high integration of the semiconductor element and the miniaturization of the process.

한편, 웨이퍼에 대하여 진행하는 단위공정을 완료한 후 및 모든 단위공정을 완료하여 생산된 칩의 성능을 검증하기 위한 모니터링 패턴(monitoring pattern)을 칩과 함께 웨이퍼상에 형성하는 것이 통상적이다. 이러한 모니터링 패턴은 트랜지스터의 문턱전압(VT), 항복전압(VB), 드레인포화전류(Idsat), 콘택저항(RC), 금속배선들 사이의 비아홀 저항, 금속배선과 기판 사이의 메인콘택 저항, 액티브영역의 시트저항(RS), 다결정실리콘층의 시트저항(RS) 등을 검증하는 역할을 한다.On the other hand, it is common to form a monitoring pattern on the wafer together with the chip after completing the unit process to proceed with respect to the wafer and to complete all the unit processes to verify the performance of the produced chip. This monitoring pattern includes the threshold voltage (V T ) of the transistor, the breakdown voltage (V B ), the drain saturation current (Idsat), the contact resistance (R C ), the via hole resistance between the metal wires, the main contact between the metal wires and the substrate. serves to verify the resistance, the sheet resistance of the active region (R S), sheet resistance of the polysilicon layer (S R) and the like.

상기 모니터링 패턴을 형성함에 있어서, 종래에는 칩 영역 내에 배치하였으나, 최근에는 칩의 사이즈를 줄이기 위해 스크라이브 라인에 배치하고 있다. 즉, 도 1에 도시된 바와 같이, 웨이퍼와 같은 기판(도시 안됨)에 대략 사각형상의 칩들(1)이 평행하게 배치되고, 칩들(1)의 각변을 따라가면서 각변으로부터 일정 거리를 두며 정사각형의 패드들(3)이 일정 간격으로 일렬 배치되고, 칩들(1)의 안전한 분리를 위해 칩들(1) 사이에 일정 폭의 스크라이브 라인(scribe line)(5)이 배치되고, 스크라이브 라인(5) 내에 모니터링 패턴들(7)이 배치되고 있다. 여기서 설명의 편의상 이해를 돕기 위해 2개의 칩들(1) 만이 형성된 것처럼 도시되어 있으나 실제로는 상당히 많은 수량의 칩들이 매트릭스형태로 배치됨은 자명한 사실이다.In forming the monitoring pattern, it is conventionally arranged in the chip region, but recently, it is arranged in the scribe line to reduce the size of the chip. That is, as shown in FIG. 1, substantially rectangular chips 1 are arranged in parallel on a substrate such as a wafer (not shown), and have a square pad with a predetermined distance from each side along each side of the chips 1. The teeth 3 are arranged in a line at regular intervals, and a scribe line 5 of a width is arranged between the chips 1 for the safe separation of the chips 1, and the monitoring is performed in the scribe line 5. The patterns 7 are arranged. Here, for convenience of explanation, only two chips 1 are illustrated as being formed, but in reality, a large number of chips are arranged in a matrix form.

그러나, 상기 모니터링패턴들(7)이 스크라이브 라인(5) 내에 배치되기 위해서는 스크라이브 라인(5)의 폭이 상당히 넓어야 하므로 웨이퍼의 상당한 면적을 차지하게 된다. 그러므로 반도체 소자의 고집적화가 계속 진행하면서 스크라이브 라인(5)의 폭도 함께 축소하여야 하지만 모니터링패턴들(7)이 차지하는 면적을 고려하여 어느정도 이하로 축소하는 것이 불가능한 한계에 직면하게 된다. 결국 웨이퍼의 측면에서 볼 때 모니터링패턴(7)도 웨이퍼당 총다이의 수량을 늘릴 수 없게 만드는 요인으로 작용하는 것이다. 이러한 점을 고려하여 볼 때 막대한 비용이 소요되는 공정의 미세화를 추진하지 않고도 스크라이브 라인의 폭만을 최소화하므로써 웨이퍼당 총다이의 수량을 늘리기 위한 방안이 절실히 요구되는 실정이다.However, in order for the monitoring patterns 7 to be disposed in the scribe line 5, the width of the scribe line 5 must be considerably wide, thus occupying a considerable area of the wafer. Therefore, as the integration of semiconductor devices continues, the width of the scribe line 5 should be reduced together, but it is impossible to reduce it to a certain extent in consideration of the area occupied by the monitoring patterns 7. As a result, the monitoring pattern 7 also acts as a factor that makes it impossible to increase the total die count per wafer. Considering this point, there is an urgent need for a method for increasing the total die count per wafer by minimizing the width of the scribe line without promoting the costly process miniaturization.

따라서, 본 발명의 목적은 웨이퍼당 총다이 수량을 늘리면서도 칩의 제조원가를 낮출 수 있도록 한 반도체 소자를 제공하는데 있다.Accordingly, an object of the present invention is to provide a semiconductor device capable of lowering the manufacturing cost of a chip while increasing the total die quantity per wafer.

본 발명의 다른 목적은 스크라이브 라인을 최소화하여 동일 사이즈의 웨이퍼당 총다이 수량을 늘리도록 한 반도체 소자를 제공하는데 있다.Another object of the present invention is to provide a semiconductor device in which the total die quantity per wafer of the same size is increased by minimizing the scribe line.

이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는,
스크라이브 라인을 갖는 기판;
상기 스크라이브 라인을 사이에 두고 상기 기판에 형성되며 패드들을 갖는 칩들; 그리고
상기 패드들에 대응하여 전기적으로 연결되며 해당 패드들의 하부의 기판에 형성된 모니터링패턴들을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 모니터링패턴들이 해당 패드들과 각각 전기적으로 연결될 수 있다.
또한, 상기 모니터링패턴들이 이웃한 2개의 패드들 사이에서 배치되며 이들 패드들에 함께 전기적으로 연결될 수 있다.
따라서, 본 발명은 모니터링패턴을 스크라이브 라인의 외측에 배치하고 모니터링패턴의 패드를 칩의 패드로 함께 사용함으로써 공정 미세화를 추진하지 않고도 스크라이브 라인의 폭을 최소화하고 나아가 웨이퍼당 총 다이 수량을 늘리 수 있다.
이하, 본 발명에 의한 반도체소자를 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 2는 본 발명의 실시예에 의한 반도체 소자의 모니터링 패턴을 나타내기 위한 요부 레이아웃도이고, 도 3은 본 발명의 다른 실시예에 의한 반도체 소자의 모니터링패턴을 나타내기 위한 요부 레이아웃도이다.
도 2를 참조하면, 본 발명의 반도체 소자에서는 각각의 칩(1)이 스크라이브 라인(15)을 사이에 두고 배치되어 있고, 패드들(3)이 상기 칩(1)의 각 변으로부터 일정 거리를 두고 각 변을 따라가면서 배치되어 있으며, 각각의 모니터링 패턴(17)이 패드들(3)보다 작은 사이즈로 해당 패드(3)의 직하에 배치된다. 그리고, 상기 모니터링 패턴(17)에 제 1 배선(117)이 전기적으로 연결되고, 제 1 배선(117)에 비아콘택을 거쳐 제 2 배선(127)이 전기적으로 연결되고, 제 2 배선(127)에 콘택을 거쳐 해당 패드(3)로부터 일체로 연장된 제 3 배선(137)이 전기적으로 연결된다. 물론, 도 2에서는 각각의 모니터링 패턴(17)이 패드들(3)보다 작은 사이즈로 해당 패드(3)의 직하에 배치된 것으로 도시되어 있으나, 상기 패드들(3)보다 큰 사이즈로 해당 패드(3)의 일부분의 직하에 배치하는 것도 물론 가능하다.
본 발명에서와 같이, 상기 모니터링 패턴(17)을 스크라이브 라인(15) 내에 배치하지 않고 스크라이브 라인(15)의 외측에 형성되어 있는 칩(1)의 해당 패드(3) 직하에 배치할 경우, 많은 비용이 소요되는 미세 공정을 추진하지 않고도 단지 설계 변경만으로 스크라이브 라인(15)의 폭을 최소화할 수 있으므로 웨이퍼당 총 다이 수량을 증가시킬 수 있게 된다. 이는 칩의 제조원가를 줄이는 것을 가능하게 함은 물론, 제품의 가격 경쟁력을 강화시켜 준다.
더욱이 각각의 패드들(3)이 제 1, 2, 3 배선(117),(127),(137)에 의해 해당 모니터링 패턴(17)에 전기적으로 연결되어서 패드(3)가 모니터링 패턴(17)의 패드로서도 작용한다. 따라서, 상기 모니터링 패턴(17)을 위한 별도의 패드를 형성하지 않고 단지 해당 패드(3)에 프로브핀(도시 안됨)을 접촉시키는 방법으로 원하는 모니터링 패턴(17)으로부터 단위 공정의 성공 여부 및 단위소자의 성능을 테스트할 수 있다.
한편 디램 및 MDL(merged DRAM and LOGIC)과 같은 제품의 경우에는 리페어(repair)용 퓨즈(fuse)가 사용된다. 따라서, 상기 모니터링 패턴(17)을 이용한 테스트가 완료된 후, 레이저를 이용하여 리페어용 퓨즈 커팅시 상기 각 패드들(3)의 배선(137)을 일점쇄선의 방향으로 함께 커팅할 수 있다. 이는 칩(1)에 대한 모니터링 패턴(17)의 영향을 배제하기 위함이다.
한편, 도 3은 상기 모니터링 패턴(17)의 배치위치에 대한 또 다른 실시예를 나타낸다.
도 3을 참조하면, 각각의 칩(1)이 스크라이브 라인(15)을 사이에 두고 배치되어 있고, 패드들(3)이 칩(1)의 각 변으로부터 일정 거리를 두고 각 변을 따라가면서 배치되어 있으며, 각각의 모니터링 패턴(19)이 이웃한 패드들(3) 사이의 영역에 배치되어 있다. 상기 모니터링 패턴(19)에 제 1 배선(119)이 전기적으로 연결되고, 제 1 배선(119)에 비아 콘택을 통해 해당 패드(3)로부터 일체로 연장된 제 2 배선(129)이 전기적으로 연결된다. 물론, 도면에서 패드들(3) 사이의 모니터링 패턴(19)의 일부가 패드들(3)의 직하에 배치된 것을 도시하고 있으나 이외에도 패드들(3) 사이의 모니터링 패턴(19)이 패드들(3)의 직하에 전혀 배치되지 않는 것도 가능하다.
이와 같이 구성된 반도체소자의 경우도 모니터링 패턴(19)이 스크라이브 라인(15)상에 배치되지 않고 스크라이브 라인(15)의 외측에 형성되어 있는 칩(1)의 해당 패드(3)의 사이에 배치된다. 따라서, 많은 비용이 소요되는 미세 공정을 추진하지 않고 단지 설계 변경만으로 스크라이브 라인(15)의 폭을 최소화하여 웨이퍼당 총 다이 수량을 증가시키는 것이 가능하다. 이는 칩의 제조원가를 줄이는 것을 가능하게 하고 나아가 제품의 가격 경쟁력을 강화시켜 준다.
더욱이 각각의 패드들(3)이 제 1, 2 배선(119),(129)에 의해 해당 모니터링패턴(19)에 전기적으로 연결되어 있다. 따라서, 상기 패드(3)가 모니터링 패턴(19)의 패드로서도 작용하므로 모니터링 패턴(19)을 위한 별도의 패드를 형성하지 않고도 단지 해당 패드(3)에 프로브핀(도시 안됨)을 접촉시킴으로써 원하는 모니터링 패턴(19)을 테스트할 수 있다.
한편, 디램 및 MDL(merged DRAM and LOGIC)과 같은 제품의 경우에는 리페어용 퓨즈가 사용된다. 따라서, 상기 모니터링 패턴(19)에 대한 테스트 완료 후, 레이저를 이용하여 리페어용 퓨즈의 커팅을 실시할 때 상기 각 패드들(3)의 배선(129)을 일점쇄선의 방향으로 함께 커팅할 수 있다. 이는 칩(1)에 대한 모니터링패턴(19)의 영향을 배제하기 위함이다.The semiconductor device according to the present invention for achieving the above object,
A substrate having a scribe line;
Chips formed on the substrate with the scribe line therebetween and having pads; And
And monitoring patterns electrically connected to the pads and formed on substrates below the pads.
Preferably, the monitoring patterns may be electrically connected to the corresponding pads, respectively.
In addition, the monitoring patterns may be disposed between two adjacent pads and electrically connected to the pads together.
Accordingly, the present invention can minimize the width of the scribe line and further increase the total die quantity per wafer without disposing process monitoring by placing the monitoring pattern outside the scribe line and using the pad of the monitoring pattern as the pad of the chip. .
Hereinafter, a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same action as the conventional part.
2 is a main layout diagram for illustrating a monitoring pattern of a semiconductor device according to an exemplary embodiment of the present invention, and FIG. 3 is a main layout diagram for illustrating a monitoring pattern of a semiconductor device according to another embodiment of the present invention.
Referring to FIG. 2, in the semiconductor device of the present invention, each chip 1 is disposed with a scribe line 15 interposed therebetween, and pads 3 have a predetermined distance from each side of the chip 1. It is arranged along each side, and each monitoring pattern 17 is disposed directly below the pad 3 in a size smaller than the pads 3. The first wiring 117 is electrically connected to the monitoring pattern 17, the second wiring 127 is electrically connected to the first wiring 117 via a via contact, and the second wiring 127 is electrically connected to the first wiring 117. The third wiring 137 integrally extended from the pad 3 via the contact is electrically connected to the third wiring 137. Of course, in FIG. 2, each of the monitoring patterns 17 is smaller than the pads 3 and is disposed directly below the pads 3, but the pads 3 are larger than the pads 3. It is also possible to arrange directly below a part of 3).
As in the present invention, when the monitoring pattern 17 is disposed directly under the corresponding pad 3 of the chip 1 formed outside the scribe line 15 without being disposed in the scribe line 15, Only a design change can minimize the width of the scribe line 15 without driving costly fine processes, thereby increasing the total die quantity per wafer. This not only makes it possible to reduce the manufacturing cost of the chip, but also enhances the price competitiveness of the product.
Furthermore, each of the pads 3 is electrically connected to the corresponding monitoring pattern 17 by the first, second, and third wirings 117, 127, and 137 so that the pad 3 is connected to the monitoring pattern 17. It also acts as a pad. Therefore, the success or failure of the unit process from the desired monitoring pattern 17 by simply contacting the probe pin (not shown) to the corresponding pad 3 without forming a separate pad for the monitoring pattern 17. You can test the performance of.
In the case of products such as DRAM and MDL (merged DRAM and LOGIC), a repair fuse is used. Therefore, after the test using the monitoring pattern 17 is completed, the wiring 137 of each of the pads 3 may be cut together in the direction of a dashed line when cutting the fuse for repair using a laser. This is to exclude the influence of the monitoring pattern 17 on the chip (1).
Meanwhile, FIG. 3 shows another embodiment of the arrangement position of the monitoring pattern 17.
Referring to FIG. 3, each chip 1 is disposed with a scribe line 15 interposed therebetween, and pads 3 are disposed along each side at a distance from each side of the chip 1. Each monitoring pattern 19 is arranged in an area between adjacent pads 3. The first wiring 119 is electrically connected to the monitoring pattern 19, and the second wiring 129 integrally extended from the corresponding pad 3 is electrically connected to the first wiring 119 through a via contact. do. Of course, in the figure, a portion of the monitoring pattern 19 between the pads 3 is disposed directly below the pads 3, but in addition, the monitoring pattern 19 between the pads 3 may include the pads ( It is also possible not to arrange | position directly under 3).
In the case of the semiconductor device configured as described above, the monitoring pattern 19 is not disposed on the scribe line 15, but is disposed between the corresponding pads 3 of the chip 1 formed outside the scribe line 15. . Thus, it is possible to increase the total die quantity per wafer by minimizing the width of the scribe line 15 with only design changes without pushing costly fine processes. This makes it possible to reduce the manufacturing cost of the chip and further enhance the price competitiveness of the product.
Furthermore, each of the pads 3 is electrically connected to the corresponding monitoring pattern 19 by the first and second wires 119 and 129. Thus, since the pad 3 also acts as a pad of the monitoring pattern 19, desired monitoring can be achieved by simply contacting a probe pin (not shown) with the corresponding pad 3 without forming a separate pad for the monitoring pattern 19. The pattern 19 can be tested.
On the other hand, in the case of products such as DRAM and MDL (merged DRAM and LOGIC), a repair fuse is used. Therefore, after the test of the monitoring pattern 19 is completed, when the repair fuse is cut using a laser, the wiring 129 of the pads 3 may be cut together in the direction of a dashed line. . This is to exclude the influence of the monitoring pattern 19 on the chip (1).

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이상에서 살펴본 바와 같이, 본 발명에서는 모니터링 패턴을 스크라이브 라인 외측에 배치(칩의 패드들 아래에 배치되거나 칩의 패드들 사이에 배치)하며, 상기 패드들이 모니터링 패턴의 패드로서 함께 작용할 수 있도록 하기 위해 모니터링 패턴과 칩의 패드들을 전기적으로 연결한다. 그 결과, 많은 비용이 소요되는 공정 미세화를 추진하지 않고도 스크라이브 라인을 최소화하여 웨이퍼당 총 다이 수량을 늘릴 수 있고, 나아가 칩의 제조원가를 줄여 제품의 가격 경쟁력을 한층 더 강화할 수 있게 된다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.As described above, in the present invention, in order to arrange the monitoring pattern outside the scribe line (under the pads of the chip or between the pads of the chip), the pads can work together as pads of the monitoring pattern. The monitoring pattern and the pads of the chip are electrically connected. As a result, the total die quantity per wafer can be increased by minimizing scribe lines without driving costly process miniaturization, further reducing the manufacturing cost of chips, further enhancing the product's price competitiveness.
On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .

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Claims (3)

스크라이브 라인을 갖는 기판;A substrate having a scribe line; 상기 스크라이브 라인을 사이에 두고 상기 기판의 메모리 셀 영역에 형성되며 패드들을 갖는 칩들; 그리고Chips formed in a memory cell region of the substrate with the scribe line therebetween and having pads; And 상기 패드들의 하부 기판에 형성되며, 상기 패드들과 배선을 통하여 전기적으로 연결되는 모니터링 패턴들을 포함하는 반도체소자.And a monitoring pattern formed on the lower substrates of the pads and electrically connected to the pads through a wire. 삭제delete 제 1 항에 있어서, 상기 모니터링 패턴들이 이웃한 2개의 패드들 사이에서 배치되며, 상기 모니터링 패턴들은 배선을 통해 상기 이웃한 패드들과 전기적으로 연결되는 것을 특징으로 하는 반도체소자.The semiconductor device of claim 1, wherein the monitoring patterns are disposed between two adjacent pads, and the monitoring patterns are electrically connected to the neighboring pads through a wire.
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