KR100652306B1 - Method for forming a metal line of semiconductor device - Google Patents

Method for forming a metal line of semiconductor device Download PDF

Info

Publication number
KR100652306B1
KR100652306B1 KR1020040114687A KR20040114687A KR100652306B1 KR 100652306 B1 KR100652306 B1 KR 100652306B1 KR 1020040114687 A KR1020040114687 A KR 1020040114687A KR 20040114687 A KR20040114687 A KR 20040114687A KR 100652306 B1 KR100652306 B1 KR 100652306B1
Authority
KR
South Korea
Prior art keywords
sccm
forming
semiconductor device
ashing
metal wiring
Prior art date
Application number
KR1020040114687A
Other languages
Korean (ko)
Other versions
KR20060075787A (en
Inventor
조보연
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040114687A priority Critical patent/KR100652306B1/en
Publication of KR20060075787A publication Critical patent/KR20060075787A/en
Application granted granted Critical
Publication of KR100652306B1 publication Critical patent/KR100652306B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Abstract

본 발명은 반도체 소자의 금속 배선을 형성한다는 것으로, 이를 위하여 본 발명은, 금속 물질을 이용하여 콘택 플러그를 형성한 후에 이를 평탄화하고, 세정 공정을 수행한 후에 금속 배선을 형성하는 종래 방법과는 달리, 반도체 기판 상의 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하고, 콘택홀에 금속 물질을 갭필하여 콘택을 형성하며, 반도체 기판을 제 1 플라즈마 조건으로 제 1 드라이 애싱한 후 세정한 후에 평탄화된 구조물을 제 2 플라즈마 조건으로 제 2 드라이 애싱한 후 세정함으로써, 반도체 소자의 제조 과정에서 콘택 플러그로 구리를 증착한 후에 이를 평탄화할 때 생성되는 금속 잔류물을 완벽하게 제거하여 반도체 소자의 생산성 및 신뢰성을 향상시킬 수 있는 것이다.The present invention is to form a metal wiring of the semiconductor device, for the purpose of the present invention, unlike the conventional method of forming a metal wiring after forming a contact plug using a metal material and forming a metal wiring after performing a cleaning process Forming a contact hole by selectively removing an interlayer insulating film on the semiconductor substrate, forming a contact by gap-filling a metal material in the contact hole, and flattening the structure after first drying ashing and cleaning the semiconductor substrate under a first plasma condition. By second dry ashing under a second plasma condition and then cleaning to completely remove the metal residues generated when the copper is deposited by contact plugs in the manufacturing process of the semiconductor device and then planarized, thereby improving the productivity and reliability of the semiconductor device. It can be improved.

CMP, PVD, HDP, DI waterCMP, PVD, HDP, DI water

Description

반도체 소자의 금속 배선 형성 방법{METHOD FOR FORMING A METAL LINE OF SEMICONDUCTOR DEVICE}METHOD FOR FORMING A METAL LINE OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1i는 본 발명의 일 실시 예에 따라 반도체 소자의 제조 과정에서 콘택 플러그를 형성하는 CMP 공정 후에 O2/N2 플라즈마로 제 1 드라이 애싱을 수행하고, NH3/N2/CHF3 플라즈마와 O2 플라즈마로 제 2 드라이 애싱을 수행하여 금속 배선을 형성하는 과정을 나타내는 공정 순서도.1A to 1I illustrate a first dry ashing operation using an O 2 / N 2 plasma and a NH 3 / N 2 / CHF 3 plasma and an O 2 plasma after a CMP process of forming a contact plug in a semiconductor device manufacturing process according to an embodiment of the present invention. A process flow chart showing a process of forming a metal wiring by performing a second dry ashing furnace.

본 발명은 반도체 소자의 금속 배선을 형성하는 방법에 관한 것으로, 더욱 상세하게는 반도체 제조 과정에서 콘택 플러그를 형성하기 위한 CMP 공정 후에 생성되는 금속 잔류물을 제거하는데 적합한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.The present invention relates to a method for forming a metal wiring of a semiconductor device, and more particularly to a method for forming a metal wiring of a semiconductor device suitable for removing metal residues generated after the CMP process for forming a contact plug in the semiconductor manufacturing process. It is about.

잘 알려진 바와 같이, 반도체 소자의 제조 과정에서 임의의 금속 배선과 금속 배선 사이에는 전기적으로 분리시키기 위한 층간 절연막이 생성되며, 이러한 금속 배선들은 층간 절연막의 일정 영역에 형성된 콘택 플러그에 의해 전기적인 연결관계를 형성하게 된다.As is well known, an interlayer insulating film is formed between an arbitrary metal wire and a metal wire in the manufacturing process of a semiconductor device, and the metal wires are electrically connected by contact plugs formed in a predetermined region of the interlayer insulating film. Will form.

이러한 콘택 플러그를 형성하기 위해서 층간 절연막의 특정 영역에 콘택 플러그를 형성하기 위한 소정 크기의 콘택홀을 먼저 형성해야만 한다.In order to form such a contact plug, a contact hole having a predetermined size for forming the contact plug must first be formed in a specific region of the interlayer insulating film.

그리고, 이러한 콘택홀을 포함하는 층간 절연막의 상부에 콘택 플러그를 형성하는 금속 물질(예를 들면, 텅스텐, 구리 등)이 증착되며, 층간 절연막이 드러나도록 상부 전면을 CMP(Chemical Mechanical Polishing) 공정을 수행하여 평탄화하여 콘택 플러그를 형성한 후에 세정 공정을 수행하여 CMP 공정 시 금속 식각 잔류물 등을 제거한다.Then, a metal material (for example, tungsten, copper, etc.) forming a contact plug is deposited on the interlayer insulating film including the contact hole, and a CMP (Chemical Mechanical Polishing) process is performed on the entire upper surface to expose the interlayer insulating film. After the planarization to form the contact plug, a cleaning process is performed to remove metal etching residues and the like during the CMP process.

다음에, 층간 절연막 상부에 금속층(예를 들면, 알루미늄, 구리 등)을 증착하고, 이를 패터닝하여 콘택 플러그와 연결되는 금속 배선을 형성한다.Next, a metal layer (for example, aluminum, copper, etc.) is deposited on the interlayer insulating film, and patterned to form a metal wiring connected to the contact plug.

하지만, 종래 방법에 따른 금속 배선 형성 방법은 콘택 플러그의 표면에 CMP 공정에 의해 금속 잔류물(예를 들면, 텅스텐 옥사이드, 구리 옥사이드 등)이 생성되며, 이와 같은 금속 잔류물은 상부 및 하부 금속 배선간의 접촉 저항을 증가시키는 누설 요인이 되고, 인접된 금속 배선간 브릿지(bridge)를 유발하여 반도체 소자의 전기적인 특성을 저하시키는 요인으로 작용한다.However, in the metal wire forming method according to the conventional method, metal residues (eg, tungsten oxide, copper oxide, etc.) are generated on the surface of the contact plug by the CMP process, and the metal residues are formed on the upper and lower metal wires. It becomes a leakage factor that increases the contact resistance between the two, and causes a bridge between adjacent metal wires to act as a factor that lowers the electrical characteristics of the semiconductor device.

따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 소자의 제조 과정에서 콘택 플러그를 형성하고 CMP 공정 수행한 서로 다른 플라즈마 공정 조건에서 제 1 및 제 2 드라이 애싱을 수행함으로써 금속 잔류물을 제거할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention is to solve the above-mentioned problems of the prior art, the metal remaining by forming the contact plug in the manufacturing process of the semiconductor device and performing the first and second dry ashing under different plasma process conditions performed CMP process It is an object of the present invention to provide a method for forming a metal wiring of a semiconductor device capable of removing water.

상기 목적을 달성하기 위하여 본 발명은, 금속 물질을 이용하여 콘택 플러그 를 형성하는 반도체 소자의 금속 배선을 형성하는 방법으로서, 반도체 기판 상의 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 과정과, 상기 콘택홀에 금속 물질을 갭필하여 콘택을 형성하는 과정과, 상기 반도체 기판을 제 1 플라즈마 조건으로 제 1 드라이 애싱한 후 세정하는 과정과, 상기 평탄화된 구조물을 제 2 플라즈마 조건으로 제 2 드라이 애싱한 후 세정하는 과정을 포함하는 반도체 소자의 금속 배선 형성 방법을 제공한다.In order to achieve the above object, the present invention provides a method for forming a metal wiring of a semiconductor device for forming a contact plug using a metal material, the process of forming a contact hole by selectively removing the interlayer insulating film on the semiconductor substrate, Forming a contact by gap-filling a metal material in a contact hole, first dry ashing and cleaning the semiconductor substrate under a first plasma condition, and second dry ashing the planarized structure under a second plasma condition It provides a method for forming metal wiring of a semiconductor device comprising a post-cleaning process.

본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 핵심 기술요지는, 금속 물질을 이용하여 콘택 플러그를 형성한 후에 이를 평탄화하고, 세정 공정을 수행한 후에 금속 배선을 형성하는 종래 방법과는 달리, 반도체 기판 상의 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하고, 콘택홀에 금속 물질을 갭필하여 콘택을 형성하며, 반도체 기판을 제 1 플라즈마 조건으로 제 1 드라이 애싱한 후 세정한 후에 평탄화된 구조물을 제 2 플라즈마 조건으로 제 2 드라이 애싱한 후 세정한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.A key technical aspect of the present invention is that, unlike the conventional method of forming a contact plug using a metal material and then flattening it, and then forming a metal wiring after performing a cleaning process, selectively removing an interlayer insulating film on a semiconductor substrate. Forming a contact hole, forming a contact by gap-filling a metal material in the contact hole, and performing a first dry ashing process on the semiconductor substrate under a first plasma condition, and then cleaning the second planarized structure under a second plasma condition. By post-cleaning, it is possible to easily achieve the purpose of the present invention through this technical means.

도 1a 내지 도 1i는 본 발명의 일 실시 예에 따라 반도체 소자의 제조 과정 에서 콘택 플러그를 형성하는 CMP 공정 후에 O2/N2 플라즈마로 제 1 드라이 애싱을 수행하고, NH3/N2/CHF3 플라즈마와 O2 플라즈마로 제 2 드라이 애싱을 수행하여 금속 배선을 형성하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 본 발명의 일 실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 설명한다.1A to 1I illustrate a first dry ashing operation using an O 2 / N 2 plasma and a NH 3 / N 2 / CHF 3 plasma and an O 2 plasma after a CMP process of forming a contact plug in a semiconductor device manufacturing process according to an embodiment of the present invention. A process flow diagram illustrating a process of forming metal wires by performing second dry ashing, according to an embodiment of the present disclosure, will be described with reference to these drawings.

도 1a를 참조하면, 반도체 기판(100) 상에 PVD(Physical Vapor Deposition) 법으로서 이온 빔, 전자 빔 또는 RF 스퍼터링 등의 방법을 통해 금속 물질, 예를 들어 알루미늄(Al) 등을 증착하고, 이를 도시 생략된 포토레지스트 패턴에 따라 식각하여 하부 금속 배선(102)을 형성한 후에, 반도체 소자의 상부 전면에 예를 들어 HDP 산화막 등을 증착하여 층간 절연막(104)을 형성한다.Referring to FIG. 1A, a metal material, for example, aluminum (Al) or the like is deposited on a semiconductor substrate 100 by a method such as an ion beam, an electron beam, or RF sputtering as a PVD method. After the lower metal interconnection 102 is formed by etching the photoresist pattern, which is not illustrated, an interlayer insulating layer 104 is formed by depositing, for example, an HDP oxide layer on the entire upper surface of the semiconductor device.

또한, 층간 절연막(104) 상에 콘택홀을 형성하기 위한 포토레지스트 패턴에 따라 이를 건식 또는 습식 식각하여 하부 금속 배선(102)이 드러나는 콘택홀을 형성하고, 콘택홀을 갭필하기 위한 금속 물질(108), 예를 들면, 구리(Cu) 등을 증착한다. 여기에서, 금속 물질(108)을 갭필하기 전에 콘택홀 내에 장벽 금속막(barrier metal layer, 106)을 추가 형성한다. 이 때, 장벽 금속막(106)은 Ti, TiN 등으로 형성한다.In addition, according to the photoresist pattern for forming the contact hole on the interlayer insulating film 104, dry or wet etching the same to form a contact hole in which the lower metal wiring 102 is exposed, and a metal material 108 for gap-filling the contact hole. ), For example, copper (Cu) and the like. Here, a barrier metal layer 106 is further formed in the contact hole before the metal material 108 is gapfilled. At this time, the barrier metal film 106 is formed of Ti, TiN, or the like.

그리고, 도 1b에 도시한 바와 같이 층간 절연막(104)이 드러나도록 금속 물질(108)을 CMP 공정을 수행하여 평탄화하여 콘택 플러그(108a)를 형성한다.As shown in FIG. 1B, the metal material 108 is planarized by performing a CMP process to expose the interlayer insulating film 104 to form a contact plug 108a.

이러한 평탄화된 구조물에 발생하는 CMP 공정에 의해 생성된 금속 잔류물(110), 예를 들어 구리 잔류물 등을 제거하기 위해 금속 잔류물(110)에 전기적인 특성을 갖도록 도 1c에 도시한 바와 같이 O2/N2 플라즈마로 제 1 드라이 애싱을 수 행한다. 여기에서, 제 1 드라이 애싱은 1차로 2 Torr - 3 Torr, 0 W, 4500 sccm - 5500 sccm의 O2, 450 sccm - 550 sccm의 N2, 0 ℃, 30 초 - 40 초의 범위 조건으로 수행하고, 바람직하게는 2.5 Torr, 0 W, 5000 sccm의 O2, 500 sccm의 N2, 0 ℃, 30 초의 조건으로 수행하며, O2와 N2의 비율은 10 : 1을 유지한다.As shown in FIG. 1C to have electrical properties in the metal residue 110 to remove metal residues 110, for example copper residues, etc. generated by the CMP process occurring in such planarized structures. First dry ashing is performed with O 2 / N 2 plasma. Here, the first dry ashing is carried out under conditions of a range of 2 Torr-3 Torr, 0 W, 4500 sccm-5500 sccm O2, 450 sccm-5500 sccm N2, 0 ° C., 30 sec-40 sec, preferably Preferably, 2.5 Torr, 0 W, 5000 sccm O 2, 500 sccm N 2, 0 ° C., 30 seconds, and the ratio of O 2 and N 2 is maintained at 10: 1.

또한, 도 1d에 도시한 바와 같이 금속 잔류물(110), 예를 들어 구리 잔류물 등을 제거하기 위해 O2/N2 플라즈마로 제 1 드라이 애싱을 계속해서 수행한다. 여기에서, 제 1 드라이 애싱은 2차로 2 Torr - 3 Torr, 2500 W - 3500 W, 4500 sccm - 5500 sccm의 O2, 450 sccm - 550 sccm의 N2, 0 ℃, 20 초 - 30 초의 범위 조건으로 수행하고, 바람직하게는 2.5 Torr, 3000 W, 5000 sccm의 O2, 500 sccm의 N2, 0 ℃, 30 초의 조건으로 수행하며, O2와 N2의 비율은 10 : 1을 유지한다.Also, as shown in FIG. 1D, the first dry ashing is continued with an O 2 / N 2 plasma to remove metal residues 110, for example copper residues and the like. Here, the first dry ashing is carried out in the conditions of a range of 2 Torr-3 Torr, 2500 W-3500 W, 4500 sccm-5500 sccm O2, 450 sccm-550 sccm N2, 0 ° C., 20 sec-30 sec. And, preferably, 2.5 Torr, 3000 W, 5000 sccm O 2, 500 sccm N 2, 0 ° C., 30 seconds, and the ratio of O 2 and N 2 is maintained at 10: 1.

다음에, 도 1e에 도시한 바와 같이 초순수(DI water)를 이용하여 반도체 소자의 상부면을 세정하는 제 1 세정 공정을 수행한다.Next, as illustrated in FIG. 1E, a first cleaning process of cleaning the upper surface of the semiconductor device using ultrapure water (DI water) is performed.

이후에 평탄화된 구조물에 잔류하는 물성분 및 금속 잔류물(110)을 없애기 위해 도 1f에 도시한 바와 같이 NH3/N2/CHF3 플라즈마로 제 2 드라이 애싱을 수행한다. 여기에서, 제 2 드라이 애싱은 1차로 1 Torr - 2 Torr, 700 W - 900 W, 300 sccm - 400 sccm의 NH3, 300 sccm - 400 sccm의 N2, 30 sccm - 40 sccm의 CHF3, 210 ℃ - 230 ℃, 15 초 - 25 초의 범위 조건으로 수행하고, 바람직하게는 1.5 Torr, 800 W, 350 sccm의 NH3, 350 sccm의 N2, 35 sccm의 CHF3, 220 ℃, 15 초 이상의 조건으로 수행하며, NH3, N2 및 CHF3의 비율은 1 : 1 : 0.1을 유지한다.Afterwards, second dry ashing is performed with NH 3 / N 2 / CHF 3 plasma as shown in FIG. 1F to remove the water component and the metal residue 110 remaining in the planarized structure. Here, the second dry ash is primarily 1 Torr-2 Torr, 700 W-900 W, 300 sccm-400 sccm NH3, 300 sccm-400 sccm N2, 30 sccm-40 sccm CHF3, 210 ° C-230 ℃, 15 seconds-25 seconds, preferably 1.5 Torr, 800 W, 350 sccm NH3, 350 sccm N2, 35 sccm CHF3, 220 ℃, 15 seconds or more conditions, NH3, The ratio of N2 and CHF3 is maintained at 1: 1: 1.

또한, 도 1g에 도시한 바와 같이 O2 플라즈마로 제 2 드라이 애싱을 계속해 서 수행한다. 여기에서, 제 2 드라이 애싱은 2차로 0.3 Torr - 0.5 Torr, 1100 W - 1300 W, 3000 sccm - 4000 sccm의 O2, 0 ℃, 15 초 - 25 초의 범위 조건으로 수행하고, 바람직하게는 0.5 Torr 이하, 1200 W, 3500 sccm의 O2, 0 ℃, 15 초 이상의 조건으로 수행한다.Further, as shown in Fig. 1G, second dry ashing is continuously performed with O2 plasma. Here, the second dry ashing is carried out under conditions of the range of 0.3 Torr-0.5 Torr, 1100 W-1300 W, 3000 sccm-4000 sccm O2, 0 ° C, 15 seconds-25 seconds, preferably 0.5 Torr or less. , 1200 W, 3500 sccm O 2, 0 ° C, 15 seconds or more.

다음에, 도 1h에 도시한 바와 같이 O2 플라즈마로 제 2 드라이 애싱을 계속해서 수행한다. 여기에서, 제 2 드라이 애싱은 3 차로 0.3 Torr - 0.5 Torr, 1100 W - 1300 W, 3000 sccm - 4000 sccm의 O2, 0 ℃, 15 초 - 25 초의 범위 조건으로 2차 과정을 재수행하고, 바람직하게는 0.5 Torr 이하, 1200 W, 3500 sccm의 O2, 0 ℃, 15 초 이상의 조건으로 2차 과정을 재수행한다.Next, as shown in Fig. 1H, second dry ashing is continuously performed with O2 plasma. Here, the second dry ashing re-runs the secondary process in the third condition with 0.3 Torr-0.5 Torr, 1100 W-1300 W, 3000 sccm-4000 sccm O2, 0 ° C, 15 sec-25 sec. The second process is re-run under conditions of 0.5 Torr or less, 1200 W, 3500 sccm O 2, 0 ° C., 15 seconds or more.

이어서, 초순수(DI water)를 이용하여 반도체 소자의 상부면을 세정하는 제 2 세정 공정을 수행하고, 금속 잔류물이 제거된 층간 절연막(104)과 콘택 플러그(108a) 상부 면에 금속 물질(예를 들면, 알루미늄 등)을 증착한 후에 이를 도시 생략된 포토레지스트 패턴에 따라 식각하여 도 1i에 도시한 바와 같이 상부 금속 배선(112)을 형성한다.Subsequently, a second cleaning process of cleaning the upper surface of the semiconductor device using ultrapure water (DI water) is performed, and a metal material (for example, an upper surface of the interlayer insulating film 104 and the contact plug 108a from which metal residues are removed). For example, aluminum is deposited and then etched according to the photoresist pattern (not shown) to form the upper metal wiring 112 as shown in FIG. 1I.

따라서, 반도체 제조 과정에서 구리를 이용한 콘택 플러그를 형성하기 위한 CMP 공정 후에 생성되는 금속 잔류물을 O2/N2 플라즈마로 제 1 드라이 애싱을 수행하고, NH3/N2/CHF3 플라즈마와 O2 플라즈마로 제 2 드라이 애싱을 수행하여 금속 잔류물을 제거할 수 있다.Accordingly, the metal residue generated after the CMP process for forming the contact plug using copper in the semiconductor manufacturing process is subjected to first dry ashing with O2 / N2 plasma, and second dry ashing with NH3 / N2 / CHF3 plasma and O2 plasma. Ashing may be performed to remove metal residues.

한편, 상술한 본 발명의 일 실시 예에서는 O2 플라즈마를 이용한 제 2 드라이 애싱을 2회 반복 수행하는 것으로 설명하였으나, 이는 기 설정된 횟수에 따라 적어도 2회 이상 반복 수행할 수 있음도 물론이다.Meanwhile, in the above-described embodiment of the present invention, the second dry ashing using the O 2 plasma has been described as being repeatedly performed twice. However, this may be repeated at least two times or more depending on a predetermined number of times.

이상 설명한 바와 같이 본 발명은, 금속 물질을 이용하여 콘택 플러그를 형성한 후에 이를 평탄화하고, 세정 공정을 수행한 후에 금속 배선을 형성하는 종래 방법과는 달리, 반도체 기판 상의 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하고, 콘택홀에 금속 물질을 갭필하여 콘택을 형성하며, 반도체 기판을 제 1 플라즈마 조건으로 제 1 드라이 애싱한 후 세정한 후에 평탄화된 구조물을 제 2 플라즈마 조건으로 제 2 드라이 애싱한 후 세정함으로써, 반도체 소자의 제조 과정에서 콘택 플러그로 구리를 증착한 후에 이를 평탄화할 때 생성되는 금속 잔류물을 완벽하게 제거하여 반도체 소자의 생산성 및 신뢰성을 향상시킬 수 있다.As described above, the present invention, unlike the conventional method of forming a contact plug using a metal material and then flattening it, and then forming a metal wiring after performing a cleaning process, selectively removes an interlayer insulating film on a semiconductor substrate. Forming a contact hole, forming a contact by gap-filling a metal material in the contact hole, and performing a first dry ashing process on the semiconductor substrate under a first plasma condition, and then cleaning the second planarized structure under a second plasma condition. By post-cleaning, it is possible to improve the productivity and reliability of the semiconductor device by completely removing the metal residue generated when the copper is deposited by contact plugs in the manufacturing process of the semiconductor device and then planarized.

Claims (11)

금속 물질을 이용하여 콘택 플러그를 형성하는 반도체 소자의 금속 배선을 형성하는 방법으로서,As a method of forming a metal wiring of a semiconductor device for forming a contact plug using a metal material, 반도체 기판 상의 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 과정과,Forming a contact hole by selectively removing the interlayer insulating film on the semiconductor substrate; 상기 콘택홀에 금속 물질을 갭필하여 콘택을 형성하는 과정과,Forming a contact by gap filling a metal material in the contact hole; 상기 반도체 기판을 제 1 플라즈마 조건으로 제 1 드라이 애싱한 후 세정하는 과정과,Washing the semiconductor substrate after first dry ashing under a first plasma condition; 상기 평탄화된 구조물을 제 2 플라즈마 조건으로 제 2 드라이 애싱한 후 세정하는 과정Second dry ashing the planarized structure under a second plasma condition and then cleaning the flattened structure 을 포함하는 반도체 소자의 금속 배선 형성 방법.Metal wiring forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 드라이 애싱은, O/N2 가스의 플라즈마 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And the first dry ashing is performed in a plasma atmosphere of O / N2 gas. 제 2 항에 있어서,The method of claim 2, 상기 제 1 드라이 애싱은,The first dry ashing, 전원 0 조건에서 1차 애싱하는 과정과,Primary ashing under power 0 condition, 전원 수천 조건에서 2차 애싱하는 과정Secondary ashing under thousands of power conditions 을 포함하는 반도체 소자의 금속 배선 형성 방법.Metal wiring forming method of a semiconductor device comprising a. 상기 1차 애싱은, 0 W, 4500 sccm - 5500 sccm의 O2, 450 sccm - 550 sccm의 N2 공정 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The primary ashing is a metal wiring forming method of a semiconductor device, characterized in that carried out in 0 W, 4500 sccm-5500 sccm O2, 450 sccm-550 sccm N2 process atmosphere. 제 2 항에 있어서,The method of claim 2, 상기 2차 애싱은, 2500 W - 3500 W, 4500 sccm - 5500 sccm의 O2, 450 sccm - 550 sccm의 N2 공정 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The secondary ashing is a metal wiring forming method of a semiconductor device, characterized in that carried out in an atmosphere of 2500 W-3500 W, 4500 sccm-5500 sccm O2, 450 sccm-550 sccm N2 process atmosphere. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,The method according to any one of claims 2 to 5, 상기 제 1 드라이 애싱은, O2와 N2의 비율은 10 : 1인 조건으로 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The first dry ashing, the method of forming a metal wiring of the semiconductor device, characterized in that the ratio of O2 and N2 is carried out under the condition of 10: 1. 제 1 항에 있어서,The method of claim 1, 상기 제 2 드라이 애싱은,The second dry ashing, NH3/N2/cHF3 가스의 플라즈마 분위기에서 1차 애싱하는 과정과,Primary ashing in a plasma atmosphere of NH3 / N2 / cHF3 gas, O2 가스의 플라즈마 분위기에서 2차 애싱하는 과정Secondary ashing process in a plasma atmosphere of O2 gas 을 포함하는 반도체 소자의 금속 배선 형성 방법.Metal wiring forming method of a semiconductor device comprising a. 제 7 항에 있어서,The method of claim 7, wherein 상기 1차 애싱은, 1 Torr - 2 Torr, 700 W - 900 W, 300 sccm - 400 sccm의 NH3, 300 sccm - 400 sccm의 N2, 30 sccm - 40 sccm의 CHF3 공정 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 방법.The primary ashing is carried out in a process atmosphere of 1 Torr-2 Torr, 700 W-900 W, 300 sccm-400 sccm NH3, 300 sccm-400 sccm N2, 30 sccm-40 sccm CHF3 process atmosphere Metal wiring method of a semiconductor device. 제 8 항에 있어서,The method of claim 8, 상기 제 2 드라이 애싱은, NH3, N2 및 CHF3의 비율이 1 : 1 : 0.1인 조건으로 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And the second dry ashing is performed under the condition that the ratio of NH3, N2 and CHF3 is 1: 1: 0.1. 제 7 항에 있어서,The method of claim 7, wherein 상기 2차 애싱은, 0.3 Torr - 0.5 Torr, 1100 W - 1300 W, 3000 sccm - 4000 sccm의 O2 공정 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The secondary ashing is a metal wiring forming method of a semiconductor device, characterized in that carried out in an O2 process atmosphere of 0.3 Torr-0.5 Torr, 1100 W-1300 W, 3000 sccm-4000 sccm. 제 7 항 또는 제 10 항에 있어서,The method according to claim 7 or 10, 상기 2차 애싱은, O2 가스의 플라즈마 분위기에서 적어도 2 회 이상 반복 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The secondary ashing method of forming a metal wire of the semiconductor device, characterized in that repeated at least two times in a plasma atmosphere of O2 gas.
KR1020040114687A 2004-12-29 2004-12-29 Method for forming a metal line of semiconductor device KR100652306B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040114687A KR100652306B1 (en) 2004-12-29 2004-12-29 Method for forming a metal line of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040114687A KR100652306B1 (en) 2004-12-29 2004-12-29 Method for forming a metal line of semiconductor device

Publications (2)

Publication Number Publication Date
KR20060075787A KR20060075787A (en) 2006-07-04
KR100652306B1 true KR100652306B1 (en) 2006-11-30

Family

ID=37168283

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040114687A KR100652306B1 (en) 2004-12-29 2004-12-29 Method for forming a metal line of semiconductor device

Country Status (1)

Country Link
KR (1) KR100652306B1 (en)

Also Published As

Publication number Publication date
KR20060075787A (en) 2006-07-04

Similar Documents

Publication Publication Date Title
EP1233449A2 (en) A method of fabricating a semiconductor device
JP2004532519A (en) Manufacturing method of electronic structure
US7615494B2 (en) Method for fabricating semiconductor device including plug
WO2003021655A2 (en) Method of cleaning an inter-level dielectric interconnect
US20190259650A1 (en) Method for protecting cobalt plugs
KR100791697B1 (en) Metal line structure and method for forming metal line of semiconductor device
WO2000039845A1 (en) Method for forming contact hole
KR100652306B1 (en) Method for forming a metal line of semiconductor device
KR100652302B1 (en) Method for forming a metal line of semiconductor device
KR100997776B1 (en) Method of manufacturing semiconductor device
KR100208450B1 (en) Method for forming metal wiring in semiconductor device
KR100966385B1 (en) Method for manufacturing semiconductor device
KR20040080599A (en) Method for forming contact plug of semiconductor device
KR100997780B1 (en) Method for forming mim capacitor
KR100652303B1 (en) Method for forming metal line of semiconductor device
KR100698742B1 (en) Fabricating method of semiconductor device
KR100564119B1 (en) Metal interconnection fabrication method for semiconductor device
KR100630568B1 (en) Method of fabricating the metal layer of semiconductor device
KR100800649B1 (en) Method for manufacturing in semiconductor device
KR100606538B1 (en) Method of fabricating metal layer of semiconductor device
KR100672165B1 (en) Method for manufacturing a semiconductor device
KR100588640B1 (en) Semiconductor Device Manufacturing Method
KR100528071B1 (en) Method of manufacturing metal layer of semiconductor device
KR20060030200A (en) Method of forming a metal wiring layer in a semiconductor device
KR100606539B1 (en) Method of fabricating metal layer of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091106

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee