KR100651035B1 - 차세대 무선 랜 시스템의 블록 디인터리버 장치 및 그 방법 - Google Patents

차세대 무선 랜 시스템의 블록 디인터리버 장치 및 그 방법 Download PDF

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이석규
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Abstract

본 발명은 차세대 무선 랜 시스템의 블록 디인터리버 장치 및 그 방법에 관한 것이다.
본 발명의 블록 디인터리버 장치는 수신 받은 데이터를 분석하고, 분석에 따라 변조방식 및 특정 채널을 판단한다. 그리고 나서, 판단된 변조방식 및 특정 채널에 기초하여 제1 신호를 생성하고, 생성된 제1 신호에 기초하여 수신 받은 데이터를 특정된 클럭 동안 저장한 후 저장된 데이터를 제2 신호에 기초하여 읽어 디코더로 전달한다.
이러한 본 발명에 따르면, 패킷 데이터 전송율에 따른 유동적인 디인터리빙 을 제공함으로써, 일반적인 무선 랜 시스템 및 차세대 무선랜 시스템의 디인터리빙 블록 사이즈를 모두 만족하는 효과가 있다.
또한, 제어블록을 단순화하고 메모리의 양의 최소화하여 하드웨어 설계에 따른 비용을 줄이고, 전력 소모를 감소시키는 효과를 기대할 수 있다.
차세대 무선랜, 수신단, 디인터리버(Deinterleaver), 블록 디인터리버

Description

차세대 무선 랜 시스템의 블록 디인터리버 장치 및 그 방법{BLOCK DEINTERLEAVER APPARATUS OF NEXT GENERATION WIRELESS LAN SYSTEM AND METHOD THEREOF}
도 1은 본 발명의 실시 예에 따른 차세대 무선 랜 시스템의 수신단 구성을 도시한 블록도이다.
도 2는 본 발명의 실시 예에 따른 차세대 무선 랜 시스템 수신단의 블록 디인터리버(Block Deinterleaver)를 상세히 도시한 블록도이다.
도 3은 본 발명의 실시 예에 따른 블록 디인터리버의 메모리부를 상세히 도시한 블록도이다.
도 4는 본 발명의 실시 예에 따른 차세대 무선 랜 시스템의 블록 디인터리버의 인터리빙 방법을 도시한 순서도이다.
본 발명은 차세대 무선 랜 시스템의 블록 디인터리버 장치 및 그 방법에 관한 것으로, 더욱 상세하게 말하자면 적은 수의 메모리와 적은 양의 제어 로직을 이용하여 종래의 무선랜과 호환이 가능하도록 구현한 차세대 무선랜 시스템의 블록 디인터리버 장치 및 그 방법에 관한 것이다.
디인터리버(Deinterleaver)는 기억 장치(Memory)등을 이용하여 무선 통신에서 집중적으로 발생할 수 있는 오류에 대해 정정 기능을 갖는 장치로서, 송신단의 인터리버에서 배열된 데이터를 재배열하여 원래의 데이터 순서로 바꾸는 역할을 수행한다.
디인터리버는 차세대 무선 랜과 같은 무선 단말기를 포함하는 고속의 디지털 통신 시스템에서, 채널 왜곡에 의해 발생되는 수신측에서의 비트 오류를 방지하기 위해 수신측 비트 오류를 검출하기 위한 순방향 오류 정정(Forward Error Correction)방식 중 하나의 기술로, 무선 통신 채널 환경에서는 필수로 요구되는 기술이다.
이러한, 디인터리버를 이용한 종래의 기술로, 대한민국 공개 특허공보 제2002-00117382호에 "디지털 오디오 방송용 타임 디인터리버 메모리의 제어 장치"가 개시되어 있다. 이 종래 기술은 디지털 오디오 방송용 타임 디인터리버 메모리를 효율적으로 사용 가능하게 하여 메모리 요구량을 감소시킬 수 있는 디지털 오디오 방송용 타임 디인터리버 메모리의 제어 장치에 관한 것으로, 복수의 프레임에 대한 메모리 영역을 갖는 디인터리버 메모리의 요구량을 감소시킬 수 있지만, DAB(Digital Audio Broadcasting)시스템에서 이용해야 하는 기술적 제한이 있고 처리시간과 하드웨어 최적화에 대한 고려가 포함되어 있지 않은 문제점이 있다.
일반적으로 무선 랜에서 이용되는 디인터리버는 하나의 메모리를 가지고 시분할하여 사용되며, 메모리에 관한 접근은 쓰기 제어블록과 읽기 제어블록 그리고 인터리버 전체를 제어하는 블록들이 담당하게 된다.
한편, 쓰기 제어블록과 읽기 제어 블록 및 디인터리버 전체 제어 블록을 각각 따로 놓고 구성하는 경우, 하나의 제어 블록을 단순화하기 위해 다른 제어블록을 복잡하게 구성할 수 밖에 없는 문제점이 발생되고, 그에 따라 디인터리빙 처리시에 전력 소모가 높은 문제점이 발생한다.
또한, 종래의 무선 랜 시스템의 디인터리버는 차세대 무선랜 시스템과의 호환성이 좋지 않은 문제점도 가지고 있다.
따라서 본 발명은 상기 문제점을 해결하기 위한 것으로, 적은 수의 메모리와 적은 양의 제어 로직을 이용하여 종래의 무선랜과 호환이 가능하도록 구현한 차세대 무선랜 시스템의 블록 디인터리버 장치 및 그 방법을 제공하기 위한 것이다.
전술한 기술 과제를 해결하기 위한 본 발명의 첫 번째 특징에 따라서, 무선 랜 시스템 수신단의 디인터리버 장치는,
수신 받은 데이터를 저장하는 메모리부; 수신된 데이터의 변조 방식과 채널을 분석하여 메모리 쓰기 가능 신호를 생성하고, 메모리부로 메모리 쓰기 가능 신호에 기초하여 데이터를 저장하는 쓰기 제어부; 및 메모리부의 데이터를 특정된 읽기 주소에 기초하여 읽어오는 읽기 제어부를 포함한다.
여기서, 읽기 제어부는 특정된 읽기 주소를 생성하는 계수기를 포함한다.
또한, 메모리 쓰기 가능 신호는 수신되는 데이터가 메모리부의 메모리에 저 장되도록 특정 클럭 시간에 해당하는 메모리를 억세스하는 신호인 것을 특징으로 한다.
본 발명의 두 번째 특징에 따라서, 무선 랜 시스템 수신단의 디인터리버의 디인터리빙 방법은,
a) 수신 받은 데이터를 분석하고, 분석에 따라 변조방식 및 특정 채널을 판단하는 단계; b) 판단된 변조방식 및 특정 채널에 기초하여 제1 신호를 생성하는 단계; c) 제1 신호에 기초하여 수신 받은 데이터를 특정된 클럭 동안 저장하는 단계; 및 d) 저장된 데이터를 제2 신호에 기초하여 읽어오는 단계를 포함한다.
여기서, a)단계는,
분석된 데이터를 기초로 변조 방식을 판단하는 단계; 판단된 변조 방식에 따라 분석된 데이터가 제1 채널인지 여부를 판단하는 단계; 및 제1 채널일 경우 상위(Upper)채널인지 여부를 판단하는 단계를 포함한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
또한, 본 명세서에서 기재한 모듈(Module)이란 용어는 특정한 기능이나 동작을 처리하는 하나의 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합을 구현할 수 있다.
이제 본 발명의 실시 예에 따른 차세대 무선 랜 시스템의 블록 디인터리버 장치 및 그 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 차세대 무선 랜 시스템의 수신단 구성을 도시한 블록도이다.
도 1에 나타낸 바와 같이, 본 발명에 따른 차세대 무선 랜 수신단은 2개의 채널을 동시에 이용할 수 있는 경우를 포함한다.
안테나(Antenna)를 통해 수신되는 신호를 검출하여 신호 동기화, 프리엠블 검출 등을 수행하는 프론트 엔드(Front-end)(100)를 거친 데이터를 푸리에 변환 모듈(128FFT; 128 Fast Fourier Transform)(150)이 수신하여 데이터에 대한 푸리에 변환을 수행한다. 그리고 나서, 푸리에 변환 모듈(128 FFT)(150)은 위상 보상모듈(Phase Compensation)(200)로 변환된 데이터를 전송하고, 위상 보상 모듈(200)은 푸리에 변환 모듈(150)로부터 수신 받은 데이터를 파일럿 추정모듈(CFO & Phase est. with Pilot; Carrier Frequency Offset & Phase est. with Pilot)(250)로부터 수신된 추정되어진 파일럿 값을 기초로 위상을 보상하여 MIMO 검출부(300)로 전송한다.
MIMO검출부(Multiple Input Multiple Output Detector)(300)는 채널 및 안테 나 등의 검출을 수행하고, 수신 받은 데이터를 디맵퍼(Soft Demapper)(400)로 전송하며, 디맵퍼(400)는 수신 받은 데이터를 디맵핑(Demapping)하여 블록 디인터리버(Deinterleaver)(500)로 전송한다.
블록 디인터리버(Deinterleaver)(500)는 수신된 데이터에 대하여 효율적인 디인터리빙(Deinterleaving)을 수행한다. 이때, 블록 디인터리버(500)는 1개 또는 2개의 채널을 통해 수신된 데이터를 하나의 블록으로 디인터리빙한다.
블록 디인터리버(500)은 디코더(Viterbi decoder)(550)로 데이터를 전송하고, 디코더(550)는 수신된 데이터를 복호화하여 디스크렘블러(Descrambler)로 전송한다.
이러한, 차세대 무선랜 시스템의 수신단은 블록 디인터리버에서 2개의 채널을 통해 수신된 데이터를 하나의 블록으로 디인터리빙이 가능하게 함으로써, 데이터 처리에 대한 수신단의 성능이 향상되는 장점이 있다.
도 2는 본 발명의 실시 예에 따른 차세대 무선 랜 시스템 수신단의 블록 디인터리버(Block Deinterleaver)를 상세히 도시한 블록도이다.
본 발명의 실시 예에 따른 차세대 무선 랜 시스템의 수신단은 OFDM 방식을 통한 하나의 패킷을 수신하기 위해 블록 디인터리버(500)에 시간당 일정량의 데이터 만을 전달하며, 블록 디인터리버의 블록 크기는 시간당 데이터에서 해당하는 심볼의 크기이다.
따라서, 블록 디인터리버(500)는 읽기와 쓰기동작을 동시에 수행할 필요가 없이, 블록크기에 해당하는 메모리만을 사용하면 된다.
본 발명의 실시 예에 따른 차세대 무선랜 시스템의 수신단의 블록 디인터리버(500)는 도1에 도시한 디코더(550)가 입력받을 수 있는 양인, 즉, 송신 시 인터리빙 된 데이터의 길이의 3배 정도의 비트만큼 메모리가 필요하다.
도 2에 나타낸 바와 같이, 본 발명의 실시 예에 따른 블록 디인터리버(500)는 메모리부(520), 쓰기 제어부(510), 읽기 제어부(530)를 포함한다.
쓰기 제어부(510)는 수신된 데이터의 변조 방식과 채널 수를 분석하여 생성된 메모리 쓰기 가능 신호를 기초로, 메모리부(520)에 데이터를 저장한다. 이때, 쓰기 제어부(510)는 메모리부(520)의 메모리에 사용여부에 맞춰 메모리 쓰기 가능 신호를 활성화 및 비활성화한다.
여기서, 메모리 쓰기 가능 신호는 선택된 메모리부(520)의 메모리에 수신되는 데이터가 저장되도록 클럭 시간에 해당하는 메모리를 억세스하는 신호를 말한다.
읽기 제어부(530)는 계수기를 포함하고, 계수기를 이용하여 생성된 읽기 주소를 기초로 메모리에 저장된 데이터를 읽어 상기 도1에 도시한 디코더(550)로 전달한다. 이때, 읽기 제어부(530)는 데이터 쓰기 동작이 완료되면 데이터 읽기를 시작하며, 쓰기 동작과 중복되지 않는다.
메모리부(520)는 총 6개의 메모리를 포함하며, 각 메모리는 12개의 주소를 갖는다. 또한, 메모리부(520)는 쓰기 제어부(510)의 메모리 쓰기 가능 신호에 따라 전송되는 데이터를 저장하고, 읽기 제어부(520)로부터 수신되는 읽기 주소에 따라 저장된 데이터를 상기 도1에 도시한 디코더(Decoder)(550)로 제공한다.
이러한, 블록 디인터리버는 쓰기제어부 및 읽기제어부가 메모리부를 제어하여 수신되는 데이터에 대한 효율적인 디인터리빙을 제공하며, 메모리부가 6개의 메모리를 이용함으로써, 모든 전송율에 해당하는 디인터리빙 블록 사이즈에 대한 디인터리빙을 할 수 있는 장점이 있다.
다음은 본 발명의 실시 예에 따른 메모리부의 메모리를 상세히 도시한 블록도이다.
도 3은 본 발명의 실시 예에 따른 디인터리버의 메모리부를 상세히 도시한 블록도이다.
도 3에 나타낸 바와 같이, 본 발명의 실시 예에 따른 디인터리버의 메모리부(520)는 총 6개의 메모리를 포함하며, 각 메모리(521, 522, 523, 524, 525, 526)는 12개의 메모리 주소를 갖게 된다.
여기서, 각 12개의 메모리 주소는 0(0), 1(0), 2(0), ~, 5(1), 6(1), 7(1), 8(1), ~, 5(11), 6(11), 7(11)이고, '( )'는 메모리의 번지를 의미한다. 또한, 각 메모리(521, 522, 523, 524, 525, 526)는 메모리 한 개당 12개의 번지를 갖는다.
메모리부(520)는 수신되는 변조 방식에 따라 효율적인 디인터리빙을 할 수 있도록 쓰기제어부(510) 및 읽기제어부(530)의 제어에 따라 주소를 받게 된다.
이때, 본 발명의 실시 예에 따른 메모리부(520)는 입력 포트와 출력포트를 서로 다르게 구성하였지만, 한 순간에 하나의 주소의 메모리에 관해서만 억세스가 되므로 입력 포트와 출력포트가 같이 존재하는 듀얼 포트 블록 메모리를 사용할 수 도 있다.
이러한, 블록 디인터리버는 변조방식 등에 따라 이용할 수 있는 최대 메모리를 포함하여 모든 전송율에 대한 디인터리빙을 가능하게 하는 장점이 있다.
도 4는 본 발명의 실시 예에 따른 차세대 무선 랜 시스템의 블록 디인터리버의 인터리빙 방법을 도시한 순서도이다.
도 4에 도시한 바와 같이, 본 발명의 실시 예에 따른 쓰기 제어부(510)는 상기 도1에 도시한 디맵퍼(Demapper)(400)로부터 데이터를 수신 받고(S100), 수신 받은 데이터를 분석한다(S102).
쓰기 제어부(510)는 전송 받은 데이터가 BPSK(Binary Phase Shift Keying; 이하 “BPSK"라 함)변조 방식의 데이터인지 여부를 판단하고(S104), BPSK변조 방식이면 효율적인 메모리부(520)의 메모리를 사용하기 위하여 1개의 채널을 사용한 데이터인지 여부를 판단한다(S106).
이때, 1개의 채널 또는 2개의 채널 여부 판단은 모든 전송율에 대하여 확장성 및 일관성을 유지하기 위해 미리 설정된 메모리의 주소를 사용하기 위함이다.
상기 S106단계의 판단 결과, 1개의 채널을 사용하면, 상위채널인지 여부를 판단한다(S109).
상기 S109단계의 판단 결과, 상위 채널이 아니고 하위 채널을 이용한 BPSK방식의 데이터이면, 쓰기 제어부(510)는 수신되는 데이터를 저장하기 위하여 메모리 쓰기 가능 신호를 생성하고, 생성에 따라 쓰기 억세스되는 메모리부(520)의 메모리로 데이터를 저장한다(S111, S136). 이때, 쓰기 제어부(510)는 총 48클럭 동안 메모리부(520)에 쓰기 동작을 수행하게 된다.
이때, 상기 하위 채널을 이용한 BPSK방식의 데이터는 1-OFDM심볼에 해당하는 144bit(48bit *3)의 코디드 데이터 비트 수를 갖게 된다.
메모리부(520)는 총 6개의 메모리(521, 522, 523, 524, 525, 526) 중 3개의 메모리만(521, 525, 524)을 사용하고, 다음의 쓰기 제어부(510)에 의한 메모리 쓰기 순서에 의하여 데이터를 저장한다. 쓰기 제어부(510)에 의한 메모리 쓰기 순서는 메모리0(0) /메모리0(4) /메모리0(8) /메모리1(0) /메모리1(4) /메모리1(8) /메모리2(0) /메모리2(4) /메모리2(8) /메모리3(0) /메모리3(4) /메모리3(8) /메모리4(0) /메모리4(4) /메모리4(8) /메모리5(0) /메모리5(4) /메모리5(8) /메모리6(0) /메모리6(4) /메모리6(8) /메모리7(0) /메모리7(4) /메모리7(8) /메모리0(1) /메모리0(5) /메모리0(9) /메모리1(1) /메모리1(5) /메모리1(9) /메모리2(1) /메모리2(5) /메모리2(9) /메모리3(1) /메모리3(5) /메모리3(9) /메모리4(1) /메모리4(5) /메모리4(9) /메모리5(1) /메모리5(5) /메모리5(9) /메모리6(1) /메모리6(5) /메모리6(9) /메모리7(1) /메모리7(5) /메모리7(9)의 순서이다. 여기서, '/'는 한 클럭이 수행되는 동작 구분이며, '( )'는 메모리의 번지를 의미한다.
쓰기 제어부(510)에 의하여 데이터가 메모리부(520)에 저장되면, 읽기 제어부(530)는 간단한 계수기에 의해 생성된 읽기 주소를 기초로 메모리부(520)에 저장된 데이터를 읽어 상기 도1에 도시한 디코더(Decoder)(550)로 전송한다(S138).
읽기 제어부(530)는 상기 도1에 도시한 디코더(Decoder)(550)로 다음의 읽기 순서에 기초하여 메모리부(520)의 데이터를 읽어 전달한다. 읽기 순서는 메모리0(0),메모리1(0),메모리2(0),메모리3(0) /메모리4(0),메모리5(0),메모리6(0),메모 리7(0) /메모리0(1),메모리1(1),메모리2(1),메모리3(1) /메모리4(1),메모리5(1),메모리6(1),메모리7(1) /메모리0(4),메모리1(4),메모리2(4),메모리3(4) /메모리4(4),메모리5(4),메모리6(4),메모리7(4) /메모리0(5),메모리1(5),메모리2(5),메모리3(5) /메모리4(5),메모리5(5),메모리6(5),메모리7(5) /메모리0(8),메모리1(8),메모리2(8),메모리3(8)/ 메모리4(8),메모리5(8),메모리6(8),메모리7(8) /메모리0(9),메모리1(9),메모리2(9),메모리3(9) /메모리4(9),메모리5(9),메모리6(9),메모리7(9)의 순서이다.
이러한, 1개의 하위채널의 데이터에 대한 디인터리빙은 안테나 하나를 사용해서 전송한 데이터를 수신하는 경우에 수행하게 된다.
상기 S109단계의 판단 결과, 상위 채널을 이용한 BPSK방식의 데이터이면, 쓰기 제어부(510)는 수신되는 데이터를 저장하기 위하여 메모리 쓰기 가능 신호를 생성하고, 생성에 따라 쓰기 억세스되는 메모리부(520)의 메모리로 데이터를 저장한다(S110, S136). 이때, 쓰기 제어부(510)는 총 48클럭 동안 메모리부(520)에 쓰기 동작을 수행하게 된다.
이때, 상기 상위 채널을 이용한 BPSK방식의 데이터는 1-OFDM심볼에 해당하는 144bit(48bit *3)의 코디드 데이터 비트 수를 갖게 된다.
메모리부(520)는 총 6개의 메모리(521, 522, 523, 524, 525, 526) 중 3개의 메모리(523, 522, 526)만을 사용하고, 다음의 메모리 쓰기 순서에 따라 데이터를 저장한다. 쓰기 제어부(510)에 의한 메모리 쓰기 순서는 메모리0(2) /메모리0(6) /메모리0(10) /메모리1(2) /메모리1(6) /메모리1(10) /메모리2(2) /메모리2(6) /메 모리2(10) /메모리3(2) /메모리3(6) /메모리3(10) /메모리4(2) /메모리4(6) /메모리4(10) /메모리5(2) /메모리5(6) /메모리5(10) /메모리6(2) /메모리6(6) /메모리6(10) /메모리7(2) /메모리7(6) /메모리7(10) /메모리0(3) /메모리0(7) /메모리0(11) /메모리1(3) /메모리1(7) /메모리1(11) /메모리2(3) /메모리2(7) /메모리2(11) /메모리3(3) /메모리3(7) /메모리3(11) /메모리4(3) /메모리4(7) /메모리4(11) /메모리5(3) /메모리5(7) /메모리5(11) /메모리6(3)/메모리6(7) /메모리6(11) /메모리7(3) /메모리7(7) /메모리7(11)의 순서이다. 여기서, '/'는 한 클럭이 수행되는 동작 구분이며, '( )'는 메모리의 번지를 의미한다.
쓰기 제어부(510)에 의하여 데이터가 메모리부(520)에 저장되면, 읽기 제어부(530)는 간단한 계수기에 의해 생성된 읽기 주소를 기초로 메모리부(520)에 저장된 데이터를 읽어 상기 도1에 도시한 디코더(Decoder)(550)로 전송한다(S138).
읽기 제어부(530)는 상기 도1에 도시한 디코더(Decoder)(550)로 다음의 읽기 순서에 기초하여 메모리부(520)의 데이터를 읽어 전달한다. 읽기 순서는 메모리0(2),메모리1(2),메모리2(2),메모리3(2) /메모리4(2),메모리5(2),메모리6(2),메모리7(2) /메모리0(3),메모리1(3),메모리2(3),메모리3(3) /메모리4(3),메모리5(3),메모리6(3),메모리7(3) /메모리0(6),메모리1(6),메모리2(6),메모리3(6) /메모리4(6),메모리5(6),메모리6(6),메모리7(6) /메모리0(7),메모리1(7),메모리2(7),메모리3(7) /메모리4(7),메모리5(7),메모리6(7),메모리7(7) /메모리0(10),메모리1(10),메모리2(10),메모리3(10)/ 메모리4(10),메모리5(10),메모리6(10),메모리7(10) /메모리0(11),메모리1(11),메모리2(11),메모리3(11) /메모리4(11),메모리5(11),메모리 6(11),메모리7(11)의 순서이다.
이러한, 1개의 상위채널의 데이터에 대한 디인터리빙은 안테나 하나를 사용해서 전송한 데이터를 수신하는 경우에 수행하게 된다.
상기 S106단계의 판단 결과, 1개의 채널을 사용하지 않고 2개의 채널을 모두 사용하면, 쓰기 제어부(510)는 수신되는 데이터를 저장하기 위하여 메모리 쓰기 가능 신호를 생성하고, 생성에 따라 쓰기 억세스되는 메모리부(520)의 메모리로 데이터를 저장한다(S108, S136). 이때, 쓰기 제어부(510)는 총 48클럭 동안 메모리부(520)에 쓰기 동작을 수행하게 된다.
이때, 상기 상위 채널을 이용한 BPSK방식의 데이터는 1-OFDM심볼에 해당하는 288bit(96bit *3)의 코디드 데이터 비트 수를 갖게 된다.
메모리부(520)는 6개의 메모리(521, 522, 523, 524, 525, 526) 전체를 사용하고, 다음의 메모리 쓰기 순서에 따라 데이터를 저장한다. 쓰기 제어부(510)에 의한 메모리 쓰기 순서는 메모리0(0),메모리1(0) /메모리0(4),메모리1(4)/ 메모리0(8),메모리1(8)/ 메모리2(0),메모리3(0)/ 메모리2(4),메모리3(4)/ 메모리2(8),메모리3(8)/ 메모리4(0),메모리5(0) /메모리4(4),메모리5(4)/ 메모리4(8),메모리5(8)/ 메모리6(0),메모리7(0) /메모리6(4),메모리7(4)/ 메모리6(8),메모리7(8)/ 메모리0(1),메모리1(1) /메모리0(5),메모리1(5)/ 메모리0(9),메모리1(9)/ 메모리2(1),메모리3(1) /메모리2(5),메모리3(5)/ 메모리2(9),메모리3(9)/ 메모리4(1),메모리5(1) /메모리4(5),메모리5(5)/ 메모리4(9),메모리5(9)/ 메모리6(1),메모리7(1) /메모리6(5),메모리7(5)/ 메모리6(9),메모리7(9)/ 메모리0(2),메모리1(2) /메모리 0(6),메모리1(6)/ 메모리0(10),메모리1(10)/ 메모리2(2),메모리3(2) /메모리2(6),메모리3(6)/ 메모리2(10),메모리3(10)/ 메모리4(2),메모리5(2) /메모리4(6),메모리5(6)/ 메모리4(10),메모리5(10)/ 메모리6(2),메모리7(2) /메모리6(6),메모리7(6)/ 메모리6(10),메모리7(10)/ 메모리0(3),메모리1(3) /메모리0(7),메모리1(7)/ 메모리0(11),메모리1(11)/ 메모리2(3),메모리3(3) /메모리2(7),메모리3(7)/ 메모리2(11),메모리3(11)/ 메모리4(3),메모리5(3) /메모리4(7),메모리5(7)/ 메모리4(11),메모리5(11)/ 메모리6(3),메모리7(3) /메모리6(7),메모리7(7)/ 메모리6(11),메모리7(11)의 순서이다. 여기서, '/'는 한 클럭이 수행되는 동작 구분이며, '( )'는 메모리의 번지를 의미한다.
쓰기 제어부(510)에 의한 데이터가 메모리부(520)에 저장되면, 읽기 제어부(530)는 간단한 계수기에 의해 생성된 읽기 주소를 기초로 메모리부(520)에 저장된 데이터를 읽어 상기 도1에 도시한 디코더(Decoder)(600)로 전송한다(S138).
읽기 제어부(530)는 상기 도1에 도시한 디코더(Decoder)(550)로 다음의 읽기 순서에 기초하여 메모리부(520)의 데이터를 읽어 전달한다. 이때, 2 채널을 모두 수신한 경우는 하위 채널과 상위 채널로 나누어 데이터를 읽게 된다. 하위 채널(Low)은 메모리0(0),메모리2(0),메모리4(0),메모리6(0) /메모리0(1),메모리2(1),메모리4(1),메모리6(1) /메모리0(2),메모리2(2),메모리4(2),메모리6(2) /메모리0(3),메모리2(3),메모리4(3),메모리6(3) /메모리0(4),메모리2(4),메모리4(4),메모리6(4) /메모리0(4),메모리2(4),메모리4(4),메모리6(4) /메모리0(5),메모리2(5),메모리4(5),메모리6(5) /메모리0(6),메모리2(6),메모리4(6),메모리6(6) /메모리0(7),메모 리2(7),메모리4(7),메모리6(7) /메모리0(8),메모리2(8),메모리4(8),메모리6(8) /메모리0(9),메모리2(9),메모리4(9),메모리6(9) /메모리0(10),메모리2(10),메모리4(10),메모리6(10) /메모리0(11),메모리2(11),메모리4(11),메모리6(11)의 순서이고, 상위 채널(Upper)은 메모리1(0),메모리3(0),메모리5(0),메모리7(0) /메모리1(1),메모리3(1),메모리5(1),메모리7(1) /메모리1(2),메모리3(2),메모리5(2),메모리7(2) /메모리1(3),메모리3(3),메모리5(3),메모리7(3) /메모리1(4),메모리3(4),메모리5(4),메모리7(4) /메모리1(5),메모리3(5),메모리5(5),메모리7(5) /메모리1(6),메모리3(6),메모리5(6),메모리7(6) /메모리1(7),메모리3(7),메모리5(7),메모리7(7) /메모리1(8),메모리3(8),메모리5(8),메모리7(8) /메모리1(9),메모리3(9),메모리5(9),메모리7(9) /메모리1(10),메모리3(10),메모리5(10),메모리7(10) /메모리1(11),메모리3(11),메모리5(11),메모리7(11)의 순서이다.
이러한, 2개의 상위채널의 데이터에 대한 디인터리빙은 안테나 두개를 사용해서 전송한 데이터를 수신하는 경우에 수행하게 된다.
상기 S104단계에서, BPSK방식이 아니면, 쓰기 제어부(510)는 QPSK(Quadrature Phase Shift Keying), 16-QAM(16- Quadrature Amplitude Modulation) 및 64-QAM(64- Quadrature Amplitude Modulation)변조 방식의 데이터인지를 판단하여 블록 사이즈의 차이를 제외하고 BPSK방식과 동일한 방법으로 디인터리빙을 수행하여 상기 도1에 도시한 디코더(550)로 전송한다.
이러한, 본 발명에 따르면, 차세대 무선 랜 시스템의 수신단의 블록 디인터이버의 디인터리빙 방법은 다양한 패킷 데이터 전송율에 의해 결정되는 다양한 블 록 크기를 모두 지원하여 일반적인 무선 랜 시스템 및 차세대 무선랜 시스템의 규격을 만족시킬 수 있는 가능한 장점이 있다.
이상에서 설명한 본 발명의 실시 예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현을 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
전술한 구성에 의하여 차세대 무선랜 시스템의 수신단의 블록 디인터리버는 패킷 데이터 전송율에 따른 유동적인 디인터리빙 방식을 제공함으로써, 일반적인 무선 랜 시스템 및 차세대 무선랜 시스템의 디인터리빙 블록 사이즈를 모두 만족하는 효과가 있다.
또한, 제어블록을 단순화하고 메모리의 양의 최소화하여 하드웨어 설계에 따른 비용을 줄이고, 전력 소모를 감소시키는 효과를 기대할 수 있다.

Claims (10)

  1. 무선 랜 시스템 수신단의 디인터리버 장치에 있어서,
    수신 받은 데이터를 저장하는 메모리부;
    수신된 데이터의 변조 방식과 채널을 분석하여 메모리 쓰기 가능 신호를 생성하고, 상기 메모리부로 메모리 쓰기 가능 신호에 기초하여 데이터를 저장하는 쓰기 제어부; 및
    상기 메모리부의 데이터를 특정된 읽기 주소에 기초하여 읽어오는 읽기 제어부
    를 포함하는 디인터리버 장치.
  2. 제1항에 있어서,
    상기 읽기 제어부는 상기 특정된 읽기 주소를 생성하는 계수기를 포함하는 디인터리버 장치.
  3. 제2항에 있어서,
    상기 메모리 쓰기 가능 신호는 수신되는 데이터가 상기 메모리부의 메모리에 저장되도록 특정 클럭 시간에 해당하는 메모리를 억세스하는 신호인 것을 특징으로 하는 디인터리버 장치.
  4. 제3항에 있어서,
    상기 쓰기 제어부는 상기 메모리부의 메모리 상태에 따라 상기 메모리 쓰기 가능 신호를 활성화 또는 비활성화하는 디인터리버 장치.
  5. 제2항에 있어서,
    상기 메모리부는,
    다수의 메모리 주소를 갖는 하나 이상의 메모리를 포함하는 디인터리버 장치.
  6. 제1항 내지 제5항 중 적어도 어느 한 항에 있어서,
    상기 수신된 데이터의 변조 방식은 BPSK(Binary Phase Shift keying), QPSK(Quadrature Phase Shift Keying), 16QAM(16 Quadrature Amplitude Modulation), 64QAM(64 Quadrature Amplitude Modulation)중 적어도 하나의 변조 방식을 포함하는 디인터리버 장치.
  7. 무선 랜 시스템 수신단의 디인터리버의 디인터리빙 방법에 있어서,
    a) 수신 받은 데이터를 분석하고, 상기 분석에 따라 변조방식 및 특정 채널을 판단하는 단계;
    b) 상기 판단된 변조방식 및 특정 채널에 기초하여 제1 신호를 생성하는 단계;
    c) 상기 제1 신호에 기초하여 상기 수신 받은 데이터를 특정된 클럭 동안 저장하는 단계; 및
    d) 상기 저장된 데이터를 제2 신호에 기초하여 읽어오는 단계
    를 포함하는 디인터리빙 방법.
  8. 제7항에 있어서,
    상기 a)단계는,
    상기 분석된 데이터를 기초로 변조 방식을 판단하는 단계;
    상기 판단된 변조 방식에 따라 상기 분석된 데이터가 제1 채널인지 여부를 판단하는 단계; 및
    상기 제1 채널일 경우 상위(Upper)채널인지 여부를 판단하는 단계
    를 포함하는 디인터리빙 방법.
  9. 제8항에 있어서,
    상기 제2신호는 특정된 계수기에 의하여 생성되는 신호인 것을 특징으로 하는 디인터리빙 방법.
  10. 제7항 내지 9항 중 적어도 어느 한 항에 있어서,
    상기 변조 방식은 BPSK(Binary Phase Shift keying), QPSK(Quadrature Phase Shift Keying), 16QAM(16 Quadrature Amplitude Modulation), 64QAM(64 Quadrature Amplitude Modulation)중 적어도 하나의 변조 방식을 포함하는 디인터리빙 방법.
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