KR100645518B1 - Ｍａｃ과 ｐｈｙ 디바이스간의 인터페이스 변환 시스템 및그 방법 - Google Patents

Ｍａｃ과 ｐｈｙ 디바이스간의 인터페이스 변환 시스템 및그 방법 Download PDF

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Abstract

본 발명은 서로 다른 인터페이스를 갖는 MAC과 PHY 디바이스간에 데이터 송수신이 가능하도록 인터페이스를 하드웨어적으로 변환시켜주는 인터페이스 변환 시스템 및 그 방법에 관한 것으로, 본 발명에 따르면, 제1 디바이스와 제2 디바이스의 인터페이스 방식에 따라 발생되는 인에이블 신호에 의해 상기 제1 디바이스로부터 상기 제2 디바이스로 전송되는 데이터를 상기 제2 디바이스의 인터페이스 클럭에 맞춰 동기화하는 인터페이스 변환장치를 포함한다.
이더넷, MAC, PHY, 인터페이스, 브리지

Description

ＭＡＣ과 ＰＨＹ 디바이스간의 인터페이스 변환 시스템 및 그 방법{INTERFACE TRANSLATION SYSTEM AND METHOD BETWEEN MEDIA ACCESS CONTROL DEVICE AND PHY DEVICE}
도 1은 본 발명에 따른 MAC과 PHY 디바이스간의 인터페이스 변환 시스템의 구성을 나타내는 도면.
도 2는 도 1의 기준/동기 클럭 발생부의 동작을 나타내는 도면.
도 3은 도 1의 인터페이스 컨버터의 동작을 나타내는 도면.
도 4는 본 발명에 따른 MAC과 PHY 디바이스간의 인터페이스 변환 방법의 과정을 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : MAC 디바이스 200 : PHY 디바이스
300 : 브리지 회로부 310 : 제1 데이터 버퍼
320 : 딥 스위치 330 : 디멀티플렉서
340 : 기준/동기 클럭 발생기 350 : 인터페이스 컨버터
360 : 제2 데이터 버퍼
본 발명은 MAC과 PHY 디바이스간의 인터페이스 변환 시스템 및 그 방법에 관한 것으로, 보다 상세하게는 서로 다른 인터페이스를 갖는 MAC과 PHY 디바이스간에 데이터 송수신이 가능하도록 인터페이스를 하드웨어적으로 변환시켜주는 인터페이스 변환 시스템 및 그 방법에 관한 것이다.
텔레커뮤니케이션 네트워크(telecommunication network)에서 널리 사용되고 있는 이더넷(Ethernet) 기술에서 10Mbps의 전송속도를 가지는 10Base-T 이더넷과 100Mbps의 전송속도를 가지는 패스트 이더넷(Fast Ethernet, 100Base-TX, 100Base-FX 등)을 구성하는 계층인 MAC layer와 PHY layer 사이에서 데이터 송수신을 위한 인터페이스로는 MII(Media Independent Interface), RMII(Reduced MII), SMII(Serial MII), SSSMII(Source Synchronous SMII) 등이 있다.
MII 인터페이스는 데이터 신호와 제어신호(에러 신호, data valid 신호, Carrier sense 신호, Collision 신호)를 PHY에서 제공하는 25MHz 클럭 속도(10Base-T의 경우는 2.5MHz)에 맞춰서 송수신하며, 이 때 제어신호는 각각의 독립된 신호선을 이용하여 송수신하고, 데이터 신호는 4bit버스[3:0]를 이용하여 4bit의 데이터를 병렬로 송수신한다.
RMII 인터페이스는 MII 인터페이스의 다소 복잡한 버스 구조를 간략하게 하 기 위하여 이들 신호를 50MHz 클럭 속도(10Base-T의 경우는 5MHz)에 맞춰서 데이터 신호와 제어신호(에러 신호, data valid/CRS 신호)를 송수신하며, 제어신호는 각각의 독립된 신호선을 이용하여 송수신하고, 데이터 신호는 2bit 버스를 이용하여 선로당 4bit(8bit를 직렬로 전송)씩 데이터를 송수신한다.
SMII 인터페이스는 RMII 인터페이스보다 더 간략해진 방식으로, 이들 신호를 125MHz 클럭 속도(10Base-T의 경우는 12.5MHz)와 동기 펄스(sync pulse, 125MHz 마다 1회씩 발생)에 맞춰서 송수신하는 방식이며, 데이터 신호선과 제어 신호선이 따로 존재하지 않고 한 신호선에 직렬로 전송(데이터 8bit와 제어신호 2bit)한다.
SSSMII 인터페이스는 SMII 인터페이스와 송수신 방식은 비슷하지만 기준 클럭(reference clock)과 동기 펄스(sync pulse)를 데이터를 전송하는 쪽에서 모두 공급하여 데이터에 동기된다는 점이 다르다.
즉, 10Base-T 이더넷 및 패스트 이더넷(Fast Ethernet)에서 MAC과 PHY 디바이스간의 데이터 및 신호 전송을 위한 MII, RMII, SMII, SSSMII 인터페이스는 이더넷 맥 프레임(Ethernet MAC Frame)을 전송하기 위한 인터페이스라는 점에서는 비슷하지만, 구조적으로나 전송방식이 서로 상이하기 때문에 같은 MAC과 PHY 디바이스간에 서로 다른 인터페이스를 갖는 경우에는 상호간에 데이터 및 제어신호를 송수신할 수 없었다.
이에 따라, 하드웨어를 개발하는 개발자가 디바이스(device)를 선정하는 과정시 동일한 인터페이스를 가진 디바이스를 선택하여야 하고, 만일 원하는 기능을 가지는 디바이스가 있더라도 이 디바이스가 동일한 인터페이스를 가지고 있지 않다 면 사용할 수 없으므로 디바이스(device) 선정에 있어서 선택의 폭이 제한된다는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 서로 다른 인터페이스를 갖는 MAC과 PHY 디바이스간에 인터페이스를 하드웨어적으로 변환시켜 데이터 송수신을 가능하게 함으로써, 디바이스 선정의 폭을 높일 수 있도록 한 MAC과 PHY 디바이스간의 인터페이스 변환 시스템 및 그 방법을 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 텔레커뮤니케이션 네트워크 시스템의 일 측면에 따르면, 제1 디바이스와 제2 디바이스의 인터페이스 방식에 따라 발생되는 인에이블 신호에 의해 상기 제1 디바이스로부터 상기 제2 디바이스로 전송되는 데이터를 상기 제2 디바이스의 인터페이스 클럭에 맞춰 동기화하는 인터페이스 변환장치를 포함한다.
상기 제1 디바이스는 MAC 디바이스이며, 제2 디바이스는 PHY 디바이스이다.
상기 인터페이스 변환장치는 상기 제1 디바이스와 상기 제2 디바이스의 인터페이스에 따라 상기 제1 디바이스에서 상기 제2 디바이스로 전송되는 데이터를 상기 제2 디바이스의 인터페이스 클럭에 동기화시키기 위한 스위치 신호를 발생시키는 스위치와, 상기 스위치로부터 발생된 스위치 신호에 해당하는 인에이블 신 호를 발생시키는 인에이블 신호 발생부와, 상기 인에이블 신호 발생부로부터 발생된 인에이블 신호에 따라 상기 제2 디바이스의 인터페이스 클럭을 생성하는 클럭 생성부와, 상기 제1 디바이스로부터 전송되는 데이터를 상기 클럭 생성부로부터 생성된 클럭에 동기화하여 상기 제2 디바이스로 전송하는 인터페이스 컨버터부를 포함한다.
상기 스위치는 딥 스위치이다.
한편, 상기한 목적을 달성하기 위한 본 발명에 따른 텔레커뮤니케이션 네트워크의 인터페이스 변환 방법의 일 측면에 따르면, 제1 디바이스와 제2 디바이스의 인터페이스 방식에 따라 발생되는 인에이블 신호에 의해 상기 제1 디바이스로부터 상기 제2 디바이스로 전송되는 데이터를 상기 제2 디바이스의 인터페이스 클럭에 맞춰 동기화하는 과정을 포함한다.
상기 동기화 과정은 상기 제1 디바이스와 상기 제2 디바이스의 인터페이스에 따라 상기 제1 디바이스에서 상기 제2 디바이스로 전송되는 데이터를 상기 제2 디바이스의 인터페이스 클럭에 동기화시키기 위한 스위치 신호가 발생되는 과정과, 상기 스위치 신호에 해당하는 인에이블 신호가 발생되는 과정과, 상기 인에이블 신호에 따라 상기 제2 디바이스의 인터페이스 클럭을 생성하는 과정과, 상기 제1 디바이스로부터 전송되는 데이터를 상기 제2 디바이스의 인터페이스 클럭에 동기화하여 상기 제2 디바이스로 전송하는 과정을 포함한다.
한편, 상기한 목적을 달성하기 위한 본 발명에 따른 텔레커뮤니케이션 네트워크의 인터페이스 변환 방법의 일 측면에 따르면, 제1 디바이스와 제2 디바이스의 인터페이스에 따라 상기 제1 디바이스에서 상기 제2 디바이스로 전송되는 데이터를 상기 제2 디바이스의 인터페이스 클럭에 동기화시키기 위한 스위치 값을 갖는 인터페이스 변환 테이블을 설정하는 과정과, 상기 인터페이스 변환 테이블의 스위치 값에 해당하는 인에이블 신호가 발생되는 과정과, 상기 인에이블 신호에 따라 상기 제2 디바이스의 인터페이스 클럭을 생성하는 과정과, 상기 제1 디바이스로부터 전송되는 데이터를 상기 제2 디바이스의 인터페이스 클럭에 동기화하여 상기 제2 디바이스로 전송하는 과정을 포함한다.
이하, 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 참조번호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호들 및 부호들로 나타내고 있음에 유의해야 한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 1은 본 발명에 따른 MAC과 PHY 디바이스간의 인터페이스 변환 시스템의 구성을 나타내는 도면으로, 하기의 설명에서는 MAC 디바이스(100)를 송신측 디바이스로 하며, PHY 디바이스(200)를 수신측 디바이스로 가정하기로 하자.
도 1에 도시된 바와 같이, 본 발명은 서로 다른 인터페이스를 갖는 MAC 디바이스(100) 및 PHY 디바이스(200)와 상기 디바이스 간의 서로 다른 인터페이스를 변환하여 주는 브리지 회로부(300)로 구성되어진다.
상기 MAC 디바이스(100) 및 PHY 디바이스(200)간의 데이터 및 제어신호를 송수신하는 데에 이용되는 인터페이스에는 MII(Media Independent Interface), RMII(Reduced MII), SMII(Serial MII), SSSMII(Source Synchronous SMII)가 있으며, 이와 같은 4가지의 인터페이스를 조합하여 발생할 수 있는 인터페이스의 조합수를 계산해 보면 2^4가지 즉, 16가지의 인터페이스가 가능하게 된다.
그러나, 상기 MAC 디바이스(100) 및 PHY 디바이스(200)가 MII-MII, RMII-RMII, SMII-SMII, SSSMII-SSSMII와 같이 동일한 인터페이스를 갖는 경우는 직접 회로를 구성하여 설계가 가능하므로 이하, 본 발명의 설명에서는 상기 16가지의 인터페이스 방식에서 상기 4가지의 동일한 인터페이스를 갖는 경우를 제외하여 설명하기로 한다.
MAC 디바이스(100)는 상기 가정한 바와 같이 송신측의 디바이스로서, MII(Media Independent Interface), RMII(Reduced MII), SMII(Serial MII), SSSMII(Source Synchronous SMII) 인터페이스 중 어느 하나의 인터페이스를 사용하게 되며, 각 인터페이스에 따른 클럭에 따라 데이터 신호와 제어신호를 상기 PHY 디바이스(200)로 전송하게 된다.
PHY 디바이스(200)는 상기 가정한 바와 같이 수신측의 디바이스로서, 상기 송신측 디바이스인 MAC 디바이스(100)와 같이 다양한 인터페이스를 사용하게 되며, 각 인터페이스에 따른 클럭 속도에 맞춰 상기 MAC 디바이스(100)로부터 전송되어지는 데이터 신호와 제어신호를 전송받게 된다.
브리지 회로부(300)는 상기 MAC 디바이스(100)와 PHY 디바이스(200)간의 인 터페이스 변환을 위한 브리지 역할을 수행하며, 상호간에 전송되어지는 데이터 신호와 제어신호를 수신측 디바이스의 기준 클럭과 동기 클럭에 동기화하여 수신측 디바이스로 전송하게 된다.
이와 같은 브리지 회로부(300)는 제1 데이터 버퍼(310)와 딥 스위치(320)와, 디멀티플렉서(330)와, 기준/동기 클럭 발생기(340)와, 인터페이스 컨버터(350)와 제2 데이터 버퍼(360)로 구성되어진다.
제1 데이터 버퍼(310)는 상기 MAC 디바이스(100)로부터 PHY 디바이스(200)로 데이터 전송시 전송되는 데이터를 일시적으로 저장한 후, 상기 인터페이스 컨버터(350)로 전송한다.
딥 스위치(Dip Switch, 320)는 하기의 표 1과 같이 MAC 디바이스(100)와 PHY 디바이스(200)간의 서로 다른 12 가지의 조합 인터페이스 방식에 따라 4 bit의 값으로 설정되어진다.
딥스위치값[3:0] MAC 인터페이스 PHY 인터페이스
0000 MII RMII
0001 RMII MII
0010 MII SMII
0011 SMII MII
0100 MII SSSMII
0101 SSSMII MII
0110 RMII SMII
0111 SMII RMII
1000 RMII SSSMII
1001 SSSMII RMII
1010 SMII SSSMII
1011 SSSMII SMII
즉, 상기 표 1에서와 같이, MAC 디바이스(100)가 MII 인터페이스를 사용하고 PHY 디바이스(200)가 RMII 인터페이스를 사용하는 경우 딥스위치값은 "0000"으로 설정되어지며, 역으로 MAC 디바이스(100)가 RMII 인터페이스를 사용하고 PHY 디바이스(200)가 MII 인터페이스를 사용하는 경우 딥스위치값은 "0001"으로 설정되어진다.
그리고, MAC 디바이스(100)가 SMII 인터페이스를 사용하고 PHY 디바이스(200)가 MII 인터페이스를 사용하는 경우 딥스위치값은 "0010"으로 설정되어지며, 역으로 MAC 디바이스(100)가 SMII 인터페이스를 사용하고 PHY 디바이스(200)가 MII 인터페이스를 사용하는 경우 딥스위치값은 "0011"으로 설정되어진다.
그리고, MAC 디바이스(100)가 MII 인터페이스를 사용하고 PHY 디바이스(200)가 SSSMII 인터페이스를 사용하는 경우 딥스위치값은 "0100"으로 설정되어지며, MAC 디바이스(100)가 SSSMII 인터페이스를 사용하고 PHY 디바이스(200)가 MII 인터페이스를 사용하는 경우 딥스위치값은 "0101"으로 설정되어진다.
그리고, MAC 디바이스(100)가 RMII 인터페이스를 사용하고 PHY 디바이스(200)가 SMII 인터페이스를 사용하는 경우 딥스위치값은 "0110"으로 설정되어지며, MAC 디바이스(100)가 SMII 인터페이스를 사용하고 PHY 디바이스(200)가 RMII 인터페이스를 사용하는 경우 딥스위치값은 "0111"으로 설정되어진다.
그리고, MAC 디바이스(100)가 RMII 인터페이스를 사용하고 PHY 디바이스(200)가 SSSMII 인터페이스를 사용하는 경우 딥스위치값은 "1000"으로 설정되어지며, MAC 디바이스(100)가 SSSMII 인터페이스를 사용하고 PHY 디바이스(200)가 RMII 인터페이스를 사용하는 경우 딥스위치값은 "1001"으로 설정되어진다.
그리고, MAC 디바이스(100)가 SMII 인터페이스를 사용하고 PHY 디바이스(200)가 SSSMII 인터페이스를 사용하는 경우 딥스위치값은 "1010"으로 설정되어지며, MAC 디바이스(100)가 SSSMII 인터페이스를 사용하고 PHY 디바이스(200)가 SMII 인터페이스를 사용하는 경우 딥스위치값은 "1011"으로 설정되어진다.
이와 같이, MAC 디바이스(100)와 PHY 디바이스(200)의 서로 다른 인터페이스 방식에 따라 딥스위치값은 각각 다르게 설정되어지며, 이와 같이 설정된 딥스위치값은 상기 디멀티플렉서(330)로 전송되어진다.
디멀티플렉서(330)는 상기 딥 스위치(Dip Switch, 320)로부터 전송되는 딥스위치값에 해당하는 인에이블 신호(Enable signal)를 발생시켜 상기 기준/동기 클럭 발생기(340)와 인터페이스 컨버터(350)로 전송한다.
기준/동기 클럭 발생부(340)는 상기 디멀티플렉서(330)로부터 전송되어지는 로우(low) 상태의 인에이블 신호에 의해 동작되며, 송신측 디바이스인 MAC 디바이스(100)로부터 전송되는 클럭으로부터 수신측 디바이스인 PHY 디바이스(200)의 인터페이스에서 사용되어지는 기준 클럭과 동기 클럭을 발생시켜 PHY 디바이스(200)와 상기 인터페이스 컨버터(350)로 전송하게 된다.
인터페이스 컨버터(350) 역시 상기 디멀티플렉서(330)로부터 전송되어지는 로우(low) 상태의 인에이블 신호에 의해 동작되며, 상기 제1 데이터 버퍼(310)로부터 전송되어지는 데이터를 상기 기준/동기 클럭 발생부(340)로부터 전송된 기준 클럭과 동기 클럭에 동기화하여 상기 제2 데이터 버퍼(360)로 전송하게 된다.
제2 데이터 버퍼(360)는 상기 인터페이스 컨버터(350)로부터 전송된 데이터를 일시적으로 저장한 후 상기 수신측 디바이스인 PHY 디바이스(200)로 전송하게 된다.
도 2는 도 1의 기준/동기 클럭 발생부의 동작을 나타내는 도면으로, 상기 표 1에서의 서로 다른 12 가지의 조합 인터페이스 방식 중 6 가지의 조합 인터페이스의 경우에 대해서만 설명하기로 한다.
도 2에 도시된 바와 같이, 기준/동기 클럭 발생부(340)는 딥 스위치(Dip Switch, 320)의 값에 의해 미리 설정되어지는 MAC 디바이스(100)와 PHY 디바이스(200)의 서로 다른 인터페이스에 따라 MII/RMII 기준/동기 클럭 발생부(341)와, MII/SMII 기준/동기 클럭 발생부(342)와, MII/SSSMII 기준/동기 클럭 발생부(343)와, RMII/SMII 기준/동기 클럭 발생부(344)와, RMII/SSSMII 기준/동기 클럭 발생부(345)와, SMII/SSSMII 기준/동기 클럭 발생부(346)으로 구성되어진다.
MII/RMII 기준/동기 클럭 발생부(341)는 MAC 디바이스(100)가 MII 인터페이스를 사용하고 PHY 디바이스(200)가 RMII 인터페이스를 사용하는 경우로 이 때, 딥 스위치(Dip Switch, 320)의 값은 상기 표 1에서와 같이 "0000"으로 설정되어진다. 이러한 경우, "0000"의 딥스위치값에 해당하는 인에이블 신호(Enable signal)가 디멀티플렉서(330)로부터 발생되어 MII/RMII 기준/동기 클럭 발생부(341)로 전송됨에 따라 MII/RMII 기준/동기 클럭 발생부(341)가 동작하게 된다.
이에 따라, MII/RMII 기준/동기 클럭 발생부(341)는 상기 MAC 디바이스(100)로부터 전송되어지는 MII 인터페이스 클럭으로부터 PHY 디바이스(200)의 RMII 인터 페이스에서 사용되어지는 기준 클럭을 생성하여 상기 PHY 디바이스(200)로 전송하게 된다.
MII/SMII 기준/동기 클럭 발생부(342)는 MAC 디바이스(100)가 MII 인터페이스를 사용하고 PHY 디바이스(200)가 SMII 인터페이스를 사용하는 경우로 이 때, 딥 스위치(Dip Switch, 320)의 값은 상기 표 1에서와 같이 "0010"으로 설정되어진다. 이러한 경우, "0010"의 딥스위치값에 해당하는 인에이블 신호(Enable signal)가 디멀티플렉서(330)로부터 발생되어 MII/SMII 기준/동기 클럭 발생부(342)로 전송됨에 따라 MII/SMII 기준/동기 클럭 발생부(342)가 동작하게 된다.
이에 따라, MII/SMII 기준/동기 클럭 발생부(342)는 상기 MAC 디바이스(100)로부터 전송되어지는 MII 인터페이스 클럭으로부터 PHY 디바이스(200)의 SMII 인터페이스에서 사용되어지는 기준 클럭과 동기 클럭을 생성하여 상기 PHY 디바이스(200)로 전송하게 된다.
MII/SSSMII 기준/동기 클럭 발생부(343)는 MAC 디바이스(100)가 MII 인터페이스를 사용하고 PHY 디바이스(200)가 SSSMII 인터페이스를 사용하는 경우로 이 때, 딥 스위치(Dip Switch, 320)의 값은 상기 표 1에서와 같이 "0100"으로 설정되어진다. 이러한 경우, "0100"의 딥스위치값에 해당하는 인에이블 신호(Enable signal)가 디멀티플렉서(330)로부터 발생되어 MII/SSSMII 기준/동기 클럭 발생부(343)로 전송됨에 따라 MII/SSSMII 기준/동기 클럭 발생부(343)가 동작하게 된다.
이에 따라, MII/SSSMII 기준/동기 클럭 발생부(343)는 상기 MAC 디바이스(100)로부터 전송되어지는 MII 인터페이스 클럭으로부터 PHY 디바이스(200)의 SSSMII 인터페이스에서 사용되어지는 기준 클럭과 동기 클럭을 생성하여 상기 PHY 디바이스(200)로 전송하게 된다.
RMII/SMII 기준/동기 클럭 발생부(344)는 MAC 디바이스(100)가 RMII 인터페이스를 사용하고 PHY 디바이스(200)가 SMII 인터페이스를 사용하는 경우로 이 때, 딥 스위치(Dip Switch, 320)의 값은 상기 표 1에서와 같이 "0110"으로 설정되어진다. 이러한 경우, "0110"의 딥스위치값에 해당하는 인에이블 신호(Enable signal)가 디멀티플렉서(330)로부터 발생되어 RMII/SMII 기준/동기 클럭 발생부(344)로 전송됨에 따라 RMII/SMII 기준/동기 클럭 발생부(344)가 동작하게 된다.
이에 따라, RMII/SMII 기준/동기 클럭 발생부(344)는 상기 MAC 디바이스(100)로부터 전송되어지는 RMII 인터페이스 클럭으로부터 PHY 디바이스(200)의 SMII 인터페이스에서 사용되어지는 기준 클럭과 동기 클럭을 생성하여 상기 PHY 디바이스(200)로 전송하게 된다.
RMII/SSSMII 기준/동기 클럭 발생부(345)는 MAC 디바이스(100)가 RMII 인터페이스를 사용하고 PHY 디바이스(200)가 SSSMII 인터페이스를 사용하는 경우로 이 때, 딥 스위치(Dip Switch, 320)의 값은 상기 표 1에서와 같이 "1000"으로 설정되어진다. 이러한 경우, "1000"의 딥스위치값에 해당하는 인에이블 신호(Enable signal)가 디멀티플렉서(330)로부터 발생되어 RMII/SSSMII 기준/동기 클럭 발생부(345)로 전송됨에 따라 RMII/SSSMII 기준/동기 클럭 발생부(345)가 동작하게 된다.
이에 따라, RMII/SSSMII 기준/동기 클럭 발생부(345)는 상기 MAC 디바이스(100)로부터 전송되어지는 RMII 인터페이스 클럭으로부터 PHY 디바이스(200)의 SSSMII 인터페이스에서 사용되어지는 기준 클럭과 동기 클럭을 생성하여 상기 PHY 디바이스(200)로 전송하게 된다.
SMII/SSSMII 기준/동기 클럭 발생부(346)는 MAC 디바이스(100)가 SMII 인터페이스를 사용하고 PHY 디바이스(200)가 SSSMII 인터페이스를 사용하는 경우로 이 때, 딥 스위치(Dip Switch, 320)의 값은 상기 표 1에서와 같이 "1010"으로 설정되어진다. 이러한 경우, "1010"의 딥스위치값에 해당하는 인에이블 신호(Enable signal)가 디멀티플렉서(330)로부터 발생되어 SMII/SSSMII 기준/동기 클럭 발생부(346)로 전송됨에 따라 SMII/SSSMII 기준/동기 클럭 발생부(346)가 동작하게 된다.
이에 따라, SMII/SSSMII 기준/동기 클럭 발생부(346)는 상기 MAC 디바이스(100)로부터 전송되어지는 SMII 인터페이스 클럭으로부터 PHY 디바이스(200)의 SSSMII 인터페이스에서 사용되어지는 기준 클럭과 동기 클럭을 생성하여 상기 PHY 디바이스(200)로 전송하게 된다.
도 3은 도 1의 인터페이스 컨버터의 동작을 나타내는 도면으로, 도 2에서와 같이 상기 표 1에서의 서로 다른 12 가지의 조합 인터페이스 방식 중 6 가지의 조합 인터페이스의 경우에 대해서만 설명하기로 한다.
도 3에 도시된 바와 같이, 인터페이스 컨버터(350)는 딥 스위치(Dip Switch, 320)의 값에 의해 미리 설정되어지는 MAC 디바이스(100)와 PHY 디바이스(200)의 서로 다른 인터페이스에 따라 MII/RMII 인터페이스 컨버터(351)와, MII/SMII 인터페이스 컨버터(352)와, MII/SSSMII 인터페이스 컨버터(353)와, RMII/SMII 인터페이스 컨버터(354)와, RMII/SSSMII 인터페이스 컨버터(355)와, SMII/SSSMII 인터페이스 컨버터(356)으로 구성되어진다.
MII/RMII 인터페이스 컨버터(351)는 MAC 디바이스(100)의 MII 인터페이스 방식에 따른 클럭과 데이터 전송 방식을 PHY 디바이스(200)의 RMII 인터페이스 방식에 맞게 변환한다. 이 때, 딥 스위치(Dip Switch, 320)의 값은 상기 표 1에서와 같이 "0000"으로 설정되어지며, 이러한 경우, "0000"의 딥스위치값에 해당하는 인에이블 신호(Enable signal)가 디멀티플렉서(330)로부터 발생되어 MII/RMII 인터페이스 컨버터(351)로 전송됨에 따라 MII/RMII 인터페이스 컨버터(351)가 동작하게 된다.
이에 따라, MII/RMII 인터페이스 컨버터(351)는 송신측 디바이스인 MAC 디바이스(100)측의 제1 데이터 버퍼(310)로부터 전송되어지는 데이터를 상기 기준/동기 클럭 발생부(340)의 MII/RMII 기준/동기 클럭 발생부(341)로부터 전송된 기준 클럭과 동기 클럭에 동기화하여 제2 데이터 버퍼(360)를 통해 PHY 디바이스(200)로 전송하게 된다.
MII/SMII 인터페이스 컨버터(352)는 MAC 디바이스(100)의 MII 인터페이스 방식에 따른 클럭과 데이터 전송 방식을 PHY 디바이스(200)의 SMII 인터페이스 방식에 맞게 변환한다. 이 때, 딥 스위치(Dip Switch, 320)의 값은 상기 표 1에서와 같이 "0010"으로 설정되어지며, 이러한 경우, "0010"의 딥스위치값에 해당하는 인에이블 신호(Enable signal)가 디멀티플렉서(330)로부터 발생되어 MII/SMII 인터페이스 컨버터(352)로 전송됨에 따라 MII/SMII 인터페이스 컨버터(352)가 동작하게 된다.
이에 따라, MII/SMII 인터페이스 컨버터(352)는 송신측 디바이스인 MAC 디바이스(100)측의 제1 데이터 버퍼(310)로부터 전송되어지는 데이터를 상기 기준/동기 클럭 발생부(340)의 MII/SMII 기준/동기 클럭 발생부(342)로부터 전송된 기준 클럭과 동기 클럭에 동기화하여 제2 데이터 버퍼(360)를 통해 PHY 디바이스(200)로 전송하게 된다.
MII/SSSMII 인터페이스 컨버터(353)는 MAC 디바이스(100)의 MII 인터페이스 방식에 따른 클럭과 데이터 전송 방식을 PHY 디바이스(200)의 SSSMII 인터페이스 방식에 맞게 변환한다. 이 때, 딥 스위치(Dip Switch, 320)의 값은 상기 표 1에서와 같이 "0100"으로 설정되어지며, 이러한 경우, "0100"의 딥스위치값에 해당하는 인에이블 신호(Enable signal)가 디멀티플렉서(330)로부터 발생되어 MII/SSSMII 인터페이스 컨버터(353)로 전송됨에 따라 MII/SSSMII 인터페이스 컨버터(353)가 동작하게 된다.
이에 따라, MII/SSSMII 인터페이스 컨버터(353)는 송신측 디바이스인 MAC 디바이스(100)측의 제1 데이터 버퍼(310)로부터 전송되어지는 데이터를 상기 기준/동기 클럭 발생부(340)의 MII/SSSMII 기준/동기 클럭 발생부(343)로부터 전송된 기준 클럭과 동기 클럭에 동기화하여 제2 데이터 버퍼(360)를 통해 PHY 디바이스(200)로 전송하게 된다.
RMII/SMII 인터페이스 컨버터(354)는 MAC 디바이스(100)의 RMII 인터페이스 방식에 따른 클럭과 데이터 전송 방식을 PHY 디바이스(200)의 SMII 인터페이스 방식에 맞게 변환한다. 이 때, 딥 스위치(Dip Switch, 320)의 값은 상기 표 1에서와 같이 "0110"으로 설정되어지며, 이러한 경우, "0110"의 딥스위치값에 해당하는 인에이블 신호(Enable signal)가 디멀티플렉서(330)로부터 발생되어 RMII/SMII 인터페이스 컨버터(354)로 전송됨에 따라 RMII/SMII 인터페이스 컨버터(354)가 동작하게 된다.
이에 따라, RMII/SMII 인터페이스 컨버터(354)는 송신측 디바이스인 MAC 디바이스(100)측의 제1 데이터 버퍼(310)로부터 전송되어지는 데이터를 상기 기준/동기 클럭 발생부(340)의 MII/RMII 기준/동기 클럭 발생부(344)로부터 전송된 기준 클럭과 동기 클럭에 동기화하여 제2 데이터 버퍼(360)를 통해 PHY 디바이스(200)로 전송하게 된다.
RMII/SSSMII 인터페이스 컨버터(355)는 MAC 디바이스(100)의 RMII 인터페이스 방식에 따른 클럭과 데이터 전송 방식을 PHY 디바이스(200)의 SSSMII 인터페이스 방식에 맞게 변환한다. 이 때, 딥 스위치(Dip Switch, 320)의 값은 상기 표 1에서와 같이 "1000"으로 설정되어지며, 이러한 경우, "1000"의 딥스위치값에 해당하는 인에이블 신호(Enable signal)가 디멀티플렉서(330)로부터 발생되어 RMII/SSSMII 인터페이스 컨버터(355)로 전송됨에 따라 RMII/SSSMII 인터페이스 컨버터(355)가 동작하게 된다.
이에 따라, RMII/SSSMII 인터페이스 컨버터(355)는 송신측 디바이스인 MAC 디바이스(100)측의 제1 데이터 버퍼(310)로부터 전송되어지는 데이터를 상기 기준/동기 클럭 발생부(340)의 RMII/SSSMII 기준/동기 클럭 발생부(345)로부터 전송된 기준 클럭과 동기 클럭에 동기화하여 제2 데이터 버퍼(360)를 통해 PHY 디바이스 (200)로 전송하게 된다.
SMII/SSSMII 인터페이스 컨버터(356)는 MAC 디바이스(100)의 SMII 인터페이스 방식에 따른 클럭과 데이터 전송 방식을 PHY 디바이스(200)의 SSSMII 인터페이스 방식에 맞게 변환한다. 이 때, 딥 스위치(Dip Switch, 320)의 값은 상기 표 1에서와 같이 "1010"으로 설정되어지며, 이러한 경우, "1010"의 딥스위치값에 해당하는 인에이블 신호(Enable signal)가 디멀티플렉서(330)로부터 발생되어 SMII/SSSMII 인터페이스 컨버터(356)로 전송됨에 따라 SMII/SSSMII 인터페이스 컨버터(356)가 동작하게 된다.
이에 따라, SMII/SSSMII 인터페이스 컨버터(356)는 송신측 디바이스인 MAC 디바이스(100)측의 제1 데이터 버퍼(310)로부터 전송되어지는 데이터를 상기 기준/동기 클럭 발생부(340)의 SMII/SSSMII 기준/동기 클럭 발생부(346)로부터 전송된 기준 클럭과 동기 클럭에 동기화하여 제2 데이터 버퍼(360)를 통해 PHY 디바이스(200)로 전송하게 된다.
도 4는 본 발명에 따른 MAC과 PHY 디바이스간의 인터페이스 변환 방법의 과정을 나타내는 도면이다.
도 4에 도시된 바와 같이, 먼저, 딥 스위치(Dip Switch, 320)를 이용하여 송신측 디바이스와 수신측 디바이스의 서로 다른 인터페이스를 설정(S10)한다.
이 때, 딥 스위치(Dip Switch, 320)를 통해 설정되어질 수 있는 송신측 디바이스와 수신측 디바이스의 인터페이스 조합은 상술한 바와 같이 16가지 인터페이스 방식이 가능하나, 송신측과 수신측 디바이스가 MII-MII, RMII-RMII, SMII-SMII, SSSMII-SSSMII와 같이 동일한 인터페이스를 갖는 경우를 제외하면 상기 표 1에서와 같이 12 가지의 인터페이스 조합으로 설정되어질 수 있다.
이어서, 디멀티플렉서(330)는 상기 딥 스위치(Dip Switch, 320)로부터 전송되는 딥스위치값에 해당하는 인에이블 신호(Enable signal)를 발생(S20)시켜 기준/동기 클럭 발생기(340)와 인터페이스 컨버터(350)로 전송하게 된다.
이에 따라, 기준/동기 클럭 발생기(340)는 상기 디멀티플렉서(330)로부터 전송되어지는 인에이블 신호에 의해 송신측 디바이스로부터 전송되는 클럭으로부터 수신측 디바이스의 인터페이스에서 사용되어지는 기준 클럭과 동기 클럭을 생성(S30)하여 수신측 디바이스와 상기 인터페이스 컨버터(350)로 전송(S40)하게 된다.
이어서, 상기 인터페이스 컨버터(350)는 상기 송신측 디바이스로부터 전송되어지는 데이터를 상기 기준/동기 클럭 발생부(340)로부터 전송되는 기준 클럭과 동기 클럭에 동기화(S50)하여 상기 수신측 디바이스로 전송(S60)하게 된다.
이상에서는 본 발명에서 특정의 바람직한 실시예에 대하여 도시하고 또한 설명하였다. 그러나, 본 발명은 상술한 실시예에 한정되지 아니하며, 특허 청구의 범위에서 첨부하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능할 것이다.
본 발명에 따르면, 서로 다른 인터페이스를 갖는 MAC과 PHY 디바이스간에 인 터페이스를 하드웨어적으로 변환시켜 데이터 송수신을 가능하게 함으로써, 디바이스 선정시 인터페이스에 구속받지 않고 디바이스 선정의 폭을 높일 수 있는 효과가 있다.

Claims (10)

  1. 네트워크 시스템에 있어서,
    제1 디바이스와 제2 디바이스의 인터페이스 방식에 따라 발생되는 인에이블 신호에 의해 상기 제1 디바이스로부터 상기 제2 디바이스로 전송되는 데이터를 상기 제2 디바이스의 인터페이스 클럭에 맞춰 동기화하는 인터페이스 변환장치를 포함하는 것을 특징으로 하는 인터페이스 변환 시스템.
  2. 제 1항에 있어서,
    상기 제1 디바이스는 MAC 디바이스인 것을 특징으로 하는 인터페이스 변환 시스템.
  3. 제 1항에 있어서,
    상기 제2 디바이스는 PHY 디바이스인 것을 특징으로 하는 인터페이스 변환 시스템.
  4. 제 1항에 있어서,
    상기 인터페이스 변환장치는,
    상기 제1 디바이스와 상기 제2 디바이스의 인터페이스에 따라 상기 제1 디바이스에서 상기 제2 디바이스로 전송되는 데이터를 상기 제2 디바이스의 인터페이스 클럭에 동기화시키기 위한 스위치 신호를 발생시키는 스위치와,
    상기 스위치로부터 발생된 스위치 신호에 해당하는 인에이블 신호를 발생시키는 인에이블 신호 발생부와,
    상기 인에이블 신호 발생부로부터 발생된 인에이블 신호에 따라 상기 제2 디바이스의 인터페이스 클럭을 생성하는 클럭 생성부와,
    상기 제1 디바이스로부터 전송되는 데이터를 상기 클럭 생성부로부터 생성된 클럭에 동기화하여 상기 제2 디바이스로 전송하는 인터페이스 컨버터부를 포함하는 것을 특징으로 하는 인터페이스 변환 시스템.
  5. 제 4항에 있어서,
    상기 스위치는 딥 스위치인 것을 특징으로 하는 인터페이스 변환 시스템.
  6. MAC 디바이스와 PHY 디바이스간 인터페이스 변환 시스템에 있어서,
    상기 MAC 디바이스와 상기 PHY 디바이스의 인터페이스에 따라 상기 MAC 디바이스에서 상기 PHY 디바이스로 전송되는 데이터를 상기 PHY 디바이스의 인터페이스 클럭에 동기화시키기 위한 스위치 신호를 발생시키는 스위치와,
    상기 MAC 디바이스와 상기 PHY 디바이스의 인터페이스에 따른 스위치 신호를 발생시키는 스위치와,
    상기 스위치로부터 발생된 스위치 신호에 해당하는 인에이블 신호를 발생시키는 인에이블 신호 발생부와,
    상기 인에이블 신호 발생부로부터 발생된 인에이블 신호에 따라 상기 PHY 디바이스의 인터페이스 클럭을 생성하는 클럭 생성부와,
    상기 MAC 디바이스로부터 전송되는 데이터를 상기 클럭 생성부로부터 생성된 클럭에 동기화하여 상기 PHY 디바이스로 전송하는 인터페이스 컨버터부를 포함하는 것을 특징으로 하는 인터페이스 변환 시스템.
  7. 제 6항에 있어서,
    상기 스위치는 딥 스위치인 것을 특징으로 하는 인터페이스 변환 시스템.
  8. 네트워크의 인터페이스 변환 방법에 있어서,
    제1 디바이스와 제2 디바이스의 인터페이스 방식에 따라 발생되는 인에이블 신호에 의해 상기 제1 디바이스로부터 상기 제2 디바이스로 전송되는 데이터를 상기 제2 디바이스의 인터페이스 클럭에 맞춰 동기화하는 과정을 포함하는 것을 특징 으로 하는 인터페이스 변환 방법.
  9. 제 8항에 있어서,
    상기 동기화 과정은,
    상기 제1 디바이스와 상기 제2 디바이스의 인터페이스에 따라 상기 제1 디바이스에서 상기 제2 디바이스로 전송되는 데이터를 상기 제2 디바이스의 인터페이스 클럭에 동기화시키기 위한 스위치 신호가 발생되는 과정과,
    상기 스위치 신호에 해당하는 인에이블 신호가 발생되는 과정과,
    상기 인에이블 신호에 따라 상기 제2 디바이스의 인터페이스 클럭을 생성하는 과정과,
    상기 제1 디바이스로부터 전송되는 데이터를 상기 제2 디바이스의 인터페이스 클럭에 동기화하여 상기 제2 디바이스로 전송하는 과정을 포함하는 것을 특징으로 하는 인터페이스 변환 방법.
  10. 네트워크의 인터페이스 변환 방법에 있어서,
    제1 디바이스와 제2 디바이스의 인터페이스에 따라 상기 제1 디바이스에서 상기 제2 디바이스로 전송되는 데이터를 상기 제2 디바이스의 인터페이스 클럭에 동기화시키기 위한 스위치 값을 갖는 인터페이스 변환 테이블을 설정하는 과정과,
    상기 인터페이스 변환 테이블의 스위치 값에 해당하는 인에이블 신호가 발생되는 과정과,
    상기 인에이블 신호에 따라 상기 제2 디바이스의 인터페이스 클럭을 생성하는 과정과,
    상기 제1 디바이스로부터 전송되는 데이터를 상기 제2 디바이스의 인터페이스 클럭에 동기화하여 상기 제2 디바이스로 전송하는 과정을 포함하는 것을 특징으로 하는 인터페이스 변환 방법.
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