KR100642920B1 - Method of forming a contact hole in a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 콘택홀이 형성될 층간 절연층과 식각 선택비가 높으면서 세정 공정에 대한 저항력이 높은 물질로 하드 마스크층을 형성하고, 이후 포토레지스트 패턴을 식각 마스크로 한 식각 공정으로 콘택홀을 형성하므로, 소자의 설계 룰이 작아짐에 따라 포토레지스트 마진이 부족한 콘택홀 식각 공정에서 콘택홀 상단 모서리의 식각 손상을 방지할 수 있어 양호한 콘택홀의 패턴 형상을 얻을 수 있다.
The present invention relates to a method for forming a contact hole in a semiconductor device, wherein the hard mask layer is formed of a material having a high resistance to a cleaning process with a high etching selectivity and an interlayer insulating layer on which the contact hole is to be formed, and then etching the photoresist pattern into an etching mask. Since the contact hole is formed by the etching process, as the design rule of the device becomes smaller, the etching damage of the upper edge of the contact hole can be prevented in the contact hole etching process where the photoresist margin is insufficient to obtain a good contact hole pattern shape. .

콘택홀, 포토레지스트 마진, 하드 마스크층, 콘택홀 식각 손상Contact hole, photoresist margin, hard mask layer, contact hole etching damage

Description

반도체 소자의 콘택홀 형성 방법{Method of forming a contact hole in a semiconductor device} Method of forming a contact hole in a semiconductor device             

도 1a 내지 도 1e는 종래 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 소자의 단면도;1A to 1E are cross-sectional views of a device for explaining a method of forming a contact hole in a conventional semiconductor device;

도 2는 도 1e의 SEM 이미지;2 is an SEM image of FIG. 1E;

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 소자의 단면도; 및3A to 3E are cross-sectional views of devices for explaining a method for forming contact holes in a semiconductor device according to an embodiment of the present invention; And

도 4는 도 3e의 SEM 이미지이다.
4 is an SEM image of FIG. 3E.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11, 31: 기판 12, 31: 층간 절연막11, 31: substrate 12, 31: interlayer insulating film

13, 33: 유기 버텀 반사방지막 14, 34: 포토레지스트 패턴13 and 33: organic bottom antireflection film 14, 34: photoresist pattern

15, 35: 콘택홀 16, 36: 콘택 플러그15, 35: contact hole 16, 36: contact plug

300: 하드 마스크층
300: hard mask layer

본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 특히 소자의 설계 룰이 작아짐에 따라 포토레지스트 마진이 부족한 콘택홀 식각 공정에서 콘택홀 상단 모서리의 식각 손상(etch attack)을 방지하여 콘택홀의 패턴 형상(pattern profile)을 양호하게 형성할 수 있는 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact hole in a semiconductor device. In particular, as the design rule of the device decreases, a contact hole pattern is prevented by preventing etch attack at the top edge of a contact hole in a contact hole etching process in which a photoresist margin is insufficient. The present invention relates to a method for forming a contact hole in a semiconductor device capable of satisfactorily forming a pattern profile.

일반적으로 플래쉬 메모리 소자나 로직 소자 등의 반도체 소자에서 하나의 웨이퍼 상에 동일 공정으로 다수의 콘택홀을 형성하고 있으며, 이러한 콘택홀들은 소자의 설계 룰이 작아짐에 따라 그 사이즈(size)도 작아져 콘택 포토레지스트 마스크 디파인(contact PR mask define)가 어려워지고 있다.In general, a plurality of contact holes are formed on a single wafer in a semiconductor device such as a flash memory device or a logic device in the same process, and the contact holes are smaller in size as the device design rules become smaller. Contact PR mask define is becoming difficult.

도 1a 내지 도 1e는 종래 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 소자의 단면도이고, 도 2는 도 1e의 SEM 이미지(image)이다.1A to 1E are cross-sectional views of a device for explaining a method of forming a contact hole in a conventional semiconductor device, and FIG. 2 is an SEM image of FIG. 1E.

도 1a를 참조하면, 반도체 기판에 트랜지스터등 반도체 소자를 구성하는 요소들이 형성된 기판(11) 상에 콘택홀들이 형성될 층간 절연막(12)을 형성한다. 층간 절연막(12) 상에 유기 버텀 반사방지막(organic BARC; 13)을 형성한다. 유기 버텀 반사방지막(13) 상에 콘택홀용 포토레지스트 패턴(14)을 형성한다.Referring to FIG. 1A, an interlayer insulating layer 12 in which contact holes are to be formed is formed on a substrate 11 on which semiconductor elements such as transistors are formed. An organic bottom antireflection film 13 is formed on the interlayer insulating film 12. A contact hole photoresist pattern 14 is formed on the organic bottom antireflection film 13.

상기에서, 포토레지스트 패턴(14)은 소자의 디자인 룰이 작아짐에 따라 콘택홀의 사이즈가 작아지기 때문에 콘택홀의 양호한 패턴 형상을 얻기 위해서는 포토 레지스트를 가능한 얇은 두께로 도포해야 한다.In the above, since the size of the contact hole becomes smaller as the design rule of the device becomes smaller, the photoresist pattern 14 needs to be coated with a photoresist as thin as possible in order to obtain a good pattern shape of the contact hole.

도 1b를 참조하면, 포토레지스트 패턴(14)을 식각 마스크로 한 식각 공정으로 유기 버텀 반사방지막(13)을 식각한다. 이때 유기 버텀 반사방지막(13)이 식각되는 동안 포토레지스트 패턴(14)의 포토레지스트 손실(PR loss)이 1차 발생하여 층간 절연막(12)의 식각 배리어(etch barrier)로 작용해야할 포토레지스트 패턴(14)의 두께가 더 낮아지는 현상이 발생한다.Referring to FIG. 1B, the organic bottom anti-reflection film 13 is etched by an etching process using the photoresist pattern 14 as an etching mask. At this time, while the organic bottom anti-reflection film 13 is etched, a photoresist loss (PR loss) of the photoresist pattern 14 is primarily generated to act as an etch barrier of the interlayer insulating layer 12 ( 14, the lower the thickness occurs.

도 1c를 참조하면, 포토레지스트 패턴(14)을 식각 마스크로 한 식각 공정으로 층간 절연막(12)을 식각하여 밀집되고 사이즈가 작은 다수의 콘택홀들(15)을 형성한다.Referring to FIG. 1C, the interlayer insulating layer 12 is etched by an etching process using the photoresist pattern 14 as an etch mask to form a plurality of dense and small contact holes 15.

상기에서, 층간 절연막(12)을 식각하는 동안 포토레지스트 패턴(14)의 포토레지스트 손실이 2차 발생하여 포토레지스트 패턴(14)의 두께는 더욱 낮아지고, 이로 인하여 "A" 부분과 같이 국부적으로 포토레지스트 패턴(14)의 변형 또는 손실되어 특정 콘택홀(15)의 상단 부위에 식각 손상(etch attack)을 1차 발생시킨다.In the above, the second photoresist loss of the photoresist pattern 14 is generated while the interlayer insulating layer 12 is etched, so that the thickness of the photoresist pattern 14 is further lowered, thereby causing localization as in the "A" portion. The photoresist pattern 14 may be deformed or lost to primarily cause an etch attack in the upper portion of the specific contact hole 15.

도 1d를 참조하면, 포토레지스트 패턴(14)을 제거(strip)한 후, 1차 세정 공정을 실시한다. 플러그 이온 주입 공정을 실시한 후, 콘택 플러그 형성 공정 전에 2차 세정 공정을 실시한다. 1차 및 2차 세정 공정 동안 1차 식각 손상된 부분 "A"는 "B" 부분과 같이 특정 콘택홀(15)의 상단 부위에 식각 손상을 2차 발생시켜 식각 손상 부위가 더욱 커지게 되고, 이로 인하여 특정 콘택홀(15)의 패턴 형상은 불량하게 된다.Referring to FIG. 1D, after the photoresist pattern 14 is stripped, a first cleaning process is performed. After performing a plug ion implantation process, a secondary washing process is performed before a contact plug formation process. The first etching damaged portion "A" during the first and second cleaning processes, such as the "B" portion, causes secondary etching damage to the upper portion of the specific contact hole 15, thereby increasing the etching damage portion. As a result, the pattern shape of the specific contact hole 15 becomes poor.

도 1e를 참조하면, 콘택 플러그 형성 공정을 실시하여 콘택홀들(15) 내부에 콘택 플러그들(16)을 형성한다. 콘택 플러그 형성 공정을 패턴 형상이 불량한 특정 콘택홀(15)이 존재하는 상태에서 진행하기 때문에 이 부분에서 콘택 플러그(16) 사이의 간격이 좁아지게 된다. 이로 인하여 이 부분의 기생 캐패시터에 의한 전기적인 특성이 저하되거나 심할 경우 콘택 플러그(16) 사이에 단락이 발생되는 등 소자의 고장(fail) 원인이 되며, 도 2의 SEM 이미지에 원으로 표시된 부분에 잘 나타나 있다.Referring to FIG. 1E, the contact plug forming process may be performed to form contact plugs 16 in the contact holes 15. Since the contact plug forming process is performed in a state where a specific contact hole 15 having a poor pattern shape exists, the gap between the contact plugs 16 becomes narrow at this portion. Because of this, if the electrical characteristics of the parasitic capacitor of this portion is degraded or severe, short circuits may occur between the contact plugs 16, causing a failure of the device. It is well represented.

상기한 바와 같이, 소자의 디자인 룰이 작아짐에 따라 콘택홀의 사이즈도 작아져 콘택 포토레지스트 마스크 디파인이 어려워지기 때문에 포토레지스트 두께가 낮아지는 반면에 식각 타겟(etch target)은 변동이 없어 식각 공정 마진이 작아지고, 이로 인하여 콘택홀의 상단 모서리의 식각 손상이 발생하게 된다. 이러한 식각 손상은 후속 세정 공정 동안에 더욱 확대되어 콘택 플러그간에 브릿지(bridge)가 발생할 우려가 있는 등 소자의 신뢰성 및 수율 저하의 원인이 된다.
As described above, as the design rule of the device becomes smaller, the size of the contact hole becomes smaller, which makes the contact photoresist mask fine difficult, so that the thickness of the photoresist decreases, whereas the etching target does not change, resulting in an etching process margin. As a result, the etching damage of the upper edge of the contact hole occurs. This etching damage is further enlarged during the subsequent cleaning process, which may cause a bridge between contact plugs, resulting in device reliability and yield degradation.

따라서, 본 발명은 소자의 설계 룰이 작아짐에 따라 포토레지스트 마진이 부족한 콘택홀 식각 공정에서 콘택홀 상단 모서리의 식각 손상을 방지하여 콘택홀의 패턴 형상을 양호하게 형성할 수 있는 반도체 소자의 콘택홀 형성 방법을 제공함에 그 목적이 있다.
Therefore, according to the present invention, as the design rule of the device decreases, in the contact hole etching process in which the photoresist margin is insufficient, the contact hole formation of the semiconductor device capable of forming the contact hole pattern well can be prevented by preventing etching damage of the upper edge of the contact hole. The purpose is to provide a method.

이러한 목적을 달성하기 위한 본 발명의 측면에 따른 반도체 소자의 콘택홀 형성 방법은 층간 절연막이 형성된 기판이 제공되고, 상기 층간 절연막 상에 하드 마스크층을 형성하는 단계; 상기 하드 마스크층 상에 유기 버텀 반사방지막을 형성하는 단계; 상기 유기 버텀 반사방지막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 한 식각 공정으로 상기 유기 버텀 반사방지막, 상기 하드 마스크층 및 상기 층간 절연막을 식각하여 콘택홀들을 형성하는 단계; 상기 포토레지스트 패턴 및 상기 유기 버텀 반사방지막을 제거하는 단계; 및 상기 콘택홀들 내부에 콘택 플러그들을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of forming a contact hole in a semiconductor device, the method including: forming a hard mask layer on the interlayer insulating film; Forming an organic bottom anti-reflection film on the hard mask layer; Forming a photoresist pattern on the organic bottom anti-reflection film; Forming contact holes by etching the organic bottom anti-reflection film, the hard mask layer, and the interlayer insulating film by an etching process using the photoresist pattern as an etching mask; Removing the photoresist pattern and the organic bottom anti-reflection film; And forming contact plugs in the contact holes.

상기 하드 마스크층은 상기 층간 절연층과 식각 선택비가 높으면서 세정 공정에 대한 저항력이 높은 물질로 형성한다.The hard mask layer may be formed of a material having high etching selectivity with respect to the interlayer insulating layer and high resistance to a cleaning process.

상기 하드 마스크층은 질화물을 500 내지 700Å의 두께 증착하여 형성하거나, 폴리실리콘을 300 내지 500Å의 두께 증착하여 형성한다.The hard mask layer is formed by depositing a thickness of 500 to 700 Å or a polysilicon by depositing a thickness of 300 to 500 Å.

상기 포토레지스트 패턴 제거 후에 1차 세정 공정을 실시하고, 상기 콘택 플러그 형성 전에 2차 세정 공정을 실시하는 것을 더 포함한다.The method may further include performing a first cleaning process after removing the photoresist pattern, and performing a second cleaning process before forming the contact plug.

상기 콘택 플러그는 상기 콘택홀들을 포함한 전체 구조 상에 폴리실리콘을 증착하고 에치 백 공정을 실시하여 형성하며, 상기 에치 백 공정은 상기 하드 마스크층이 제거되는 시점까지 실시한다.
The contact plug is formed by depositing polysilicon on the entire structure including the contact holes and performing an etch back process, wherein the etch back process is performed until the hard mask layer is removed.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various other forms, and the scope of the present invention is not limited to the following embodiments. Only the present embodiment is provided to make the disclosure of the present invention complete, and to fully convey the scope of the invention to those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면상에서 동일 부호는 동일 요소를 지칭한다.
On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In addition, the thickness or size of each layer in the drawings may be exaggerated for convenience and clarity of description. In the drawings, like numerals refer to like elements.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 소자의 단면도이고, 도 4는 도 3e의 SEM 이미지(image)이다.3A to 3E are cross-sectional views of devices for describing a method for forming contact holes in a semiconductor device according to an embodiment of the present invention, and FIG. 4 is an SEM image of FIG. 3E.

도 3a를 참조하면, 반도체 기판에 트랜지스터등 반도체 소자를 구성하는 요소들이 형성된 기판(31) 상에 콘택홀들이 형성될 층간 절연막(32)을 형성한다. 층간 절연막(32) 상에 하드 마스크층(300)을 형성한다. 하드 마스크층(300) 상에 유기 버텀 반사방지막(organic BARC; 33)을 형성한다. 유기 버텀 반사방지막(33) 상에 콘택홀용 포토레지스트 패턴(34)을 형성한다.Referring to FIG. 3A, an interlayer insulating layer 32 in which contact holes are to be formed is formed on a substrate 31 on which semiconductor elements such as transistors are formed. The hard mask layer 300 is formed on the interlayer insulating layer 32. An organic bottom antireflection film 33 is formed on the hard mask layer 300. A contact hole photoresist pattern 34 is formed on the organic bottom anti-reflection film 33.

상기에서, 하드 마스크층(300)은 콘택홀이 형성될 층간 절연층과 식각 선택비가 높으면서 세정 공정에 대한 저항력이 높은 물질 예를 들어, 질화물이나 폴리실리콘으로 형성한다. 하드 마스크층(300)은 질화물로 형성할 경우 500 내지 700Å 의 두께로 형성하고, 폴리실리콘으로 형성할 경우 300 내지 500Å의 두께로 형성한다. 포토레지스트 패턴(34)은 소자의 디자인 룰이 작아짐에 따라 콘택홀의 사이즈가 작아지기 때문에 콘택홀의 양호한 패턴 형상을 얻기 위해서는 포토레지스트를 가능한 얇은 두께로 도포한다.In the above, the hard mask layer 300 is formed of a material having a high etching selectivity and a high resistance to the cleaning process, for example, nitride or polysilicon. When the hard mask layer 300 is formed of nitride, the hard mask layer 300 is formed to have a thickness of 500 to 700 GPa, and when formed of polysilicon, the hard mask layer 300 is formed to have a thickness of 300 to 500 GPa. The photoresist pattern 34 is coated with a photoresist as thin as possible in order to obtain a good pattern shape of the contact hole because the size of the contact hole becomes smaller as the device design rule becomes smaller.

도 3b를 참조하면, 포토레지스트 패턴(34)을 식각 마스크로 한 식각 공정으로 유기 버텀 반사방지막(33)을 식각한다. 이때 유기 버텀 반사방지막(33)이 식각되는 동안 포토레지스트 패턴(34)의 포토레지스트 손실(PR loss)이 1차 발생하여 층간 절연막(32)의 식각 배리어(etch barrier)로 작용해야할 포토레지스트 패턴(34)의 두께가 더 낮아지는 현상이 발생한다.Referring to FIG. 3B, the organic bottom anti-reflection film 33 is etched by an etching process using the photoresist pattern 34 as an etching mask. At this time, while the organic bottom anti-reflection film 33 is etched, a photoresist loss (PR loss) of the photoresist pattern 34 is primarily generated to act as an etch barrier of the interlayer insulating film 32 ( 34) the lower the thickness occurs.

도 3c를 참조하면, 포토레지스트 패턴(34)을 식각 마스크로 한 식각 공정으로 하드 마스크층(300) 및 층간 절연막(32)을 식각하여 밀집되고 사이즈가 작은 다수의 콘택홀들(35)을 형성한다.Referring to FIG. 3C, the hard mask layer 300 and the interlayer insulating layer 32 are etched by an etching process using the photoresist pattern 34 as an etch mask to form a plurality of dense and small contact holes 35. do.

상기에서, 층간 절연막(32)을 식각하는 동안 포토레지스트 패턴(34)의 포토레지스트 손실이 2차 발생하여 포토레지스트 패턴(34)의 두께는 더욱 낮아지고, 이로 인하여 "C" 부분과 같이 국부적으로 포토레지스트 패턴(34)의 변형 또는 손실되어 특정 콘택홀(35)의 상단 부위에 식각 손상(etch attack)을 1차 발생시키는데, 콘택홀들(35)의 상단 부위는 하드 마스크층(300)으로 되어 있기 때문에 1차 식각 손상은 하드 마스크층(300)에 발생된다.In the above, the photoresist loss of the photoresist pattern 34 is secondarily generated during the etching of the interlayer insulating layer 32, so that the thickness of the photoresist pattern 34 is further lowered, thereby causing localization as in the "C" portion. Deformation or loss of the photoresist pattern 34 causes an etch attack to primarily occur in the upper portion of the specific contact hole 35, and the upper portion of the contact holes 35 is transferred to the hard mask layer 300. As a result, primary etching damage occurs in the hard mask layer 300.

도 3d를 참조하면, 포토레지스트 패턴(34) 및 유기 버텀 반사방지막(33)을 제거(strip)한 후, 1차 세정 공정을 실시한다. 플러그 이온 주입 공정을 실시한 후, 콘택 플러그 형성 공정 전에 2차 세정 공정을 실시한다. 1차 및 2차 세정 공정 동안 1차 식각 손상된 부분 "C"는 세정 공정에 대한 저항력이 높은 물질로 형성된 하드 마스크층(300)으로 인하여 식각 손상이 2차로 발생되지 않아 "C" 부분의 식각 손상에서 더 이상 확대되지 않는 "D" 부분과 같은 상태가 된다. 이로 인하여 식각 손상이 발생된 특정 콘택홀(35)의 실제 패턴 형상은 양호한 상태로 유지된다.Referring to FIG. 3D, after the photoresist pattern 34 and the organic bottom anti-reflection film 33 are stripped, a first cleaning process is performed. After performing a plug ion implantation process, a secondary washing process is performed before a contact plug formation process. The first etch damaged portion "C" during the first and second cleaning processes may not have a second etching damage due to the hard mask layer 300 formed of a material having high resistance to the cleaning process, so that the etching damage of the "C" portion may not be performed. Is in the same state as the "D" part that is no longer enlarged. As a result, the actual pattern shape of the specific contact hole 35 in which the etching damage occurs is maintained in a good state.

도 3e를 참조하면, 콘택 플러그 형성 공정을 실시하여 콘택홀들(35) 내부에 콘택 플러그들(36)을 형성한다. 콘택 플러그들(36)은 콘택홀들(35)을 포함한 전체 구조 상에 폴리실리콘을 증착하고 에치 백(etch back) 공정을 실시하여 형성되는데, 에치 백 공정시 식각 손상이 발생된 하드 마스크층(300)을 제거시켜 콘택 플러그(36) 사이에 일정 거리의 층간 절연막(32)이 존재하게 된다. 하드 마스크층(300)이 폴리실리콘으로 형성된 경우 콘택 플러그(36)도 유사한 물질로 형성되기 때문에 에치 백 공정시 하드 마스크층(300)의 제거에 문제가 없으나, 하드 마스크층(300)이 질화물로 형성된 경우에는 콘택 플러그(36)의 상단부가 에치 백 공정 동안 식각 손실되는 것을 줄이기 위해 질화물과 폴리실리콘의 식각 선택비가 작은 식각제를 사용하여 에치 백 공정을 실시한다.Referring to FIG. 3E, the contact plug forming process may be performed to form contact plugs 36 in the contact holes 35. The contact plugs 36 are formed by depositing polysilicon on the entire structure including the contact holes 35 and performing an etch back process. The hard mask layer having etch damage during the etch back process ( The interlayer insulating layer 32 of a predetermined distance exists between the contact plugs 36 by removing the 300. When the hard mask layer 300 is formed of polysilicon, since the contact plug 36 is formed of a similar material, there is no problem in removing the hard mask layer 300 during the etch back process, but the hard mask layer 300 is formed of nitride. When formed, the etch back process is performed using an etchant having a small etching selectivity ratio of nitride and polysilicon to reduce the loss of the upper end of the contact plug 36 during the etch back process.

상기한 바와 같이, 본 발명은 소자의 디자인 룰이 작아짐에 따라 콘택홀의 사이즈도 작아져 콘택 포토레지스트 마스크 디파인이 어려워지기 때문에 포토레지스트 두께가 낮아지는 반면에 식각 타겟(etch target)은 변동이 없어 식각 공정 마진이 작아지더라도 하드 마스크층의 적용으로 인하여 하드 마스크층에 식각 손상이 발생하게 되고, 이후 콘택 플러그 형성을 위한 에치 백 공정시에 식각 손상이 발생 된 하드 마스크층을 제거하므로, 콘택 플러그 간에 일정 거리가 확보된다.
As described above, according to the present invention, as the design rule of the device becomes smaller, the contact hole becomes smaller and the contact photoresist mask fine becomes difficult, so that the thickness of the photoresist is lowered, whereas the etch target does not change and the etching target is not etched. Even if the process margin is small, etching damage occurs to the hard mask layer due to the application of the hard mask layer, and the etching process removes the hard mask layer during the etch back process to form the contact plug. A certain distance is secured.

상술한 바와 같이, 본 발명은 콘택홀이 형성될 층간 절연층과 식각 선택비가 높으면서 세정 공정에 대한 저항력이 높은 물질로 하드 마스크층을 형성하고, 이후 포토레지스트 패턴을 식각 마스크로 한 식각 공정으로 콘택홀을 형성하므로, 소자의 설계 룰이 작아짐에 따라 포토레지스트 마진이 부족한 콘택홀 식각 공정에서 콘택홀 상단 모서리의 식각 손상을 방지하여 양호한 콘택홀의 패턴 형상을 얻을 수 있어, 소자의 전기적 특성, 신뢰성 및 수율을 향상시킬 수 있다.As described above, in the present invention, a hard mask layer is formed of a material having a high resistance to a cleaning process with a high etching selectivity and an interlayer insulating layer on which a contact hole is to be formed, and then contacting by an etching process using a photoresist pattern as an etching mask. As the hole is formed, as the design rule of the device becomes smaller, in the contact hole etching process where the photoresist margin is insufficient, the etch damage of the upper edge of the contact hole can be prevented to obtain a good contact hole pattern shape. Yield can be improved.

Claims (7)

층간 절연막이 형성된 기판이 제공되고, 상기 층간 절연막 상에 하드 마스크층을 형성하는 단계;Providing a substrate having an interlayer insulating film formed thereon, and forming a hard mask layer on the interlayer insulating film; 상기 하드 마스크층 상에 유기 버텀 반사방지막을 형성하는 단계;Forming an organic bottom anti-reflection film on the hard mask layer; 상기 유기 버텀 반사방지막 상에 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern on the organic bottom anti-reflection film; 상기 포토레지스트 패턴을 식각 마스크로 한 식각 공정으로 상기 유기 버텀 반사방지막, 상기 하드 마스크층 및 상기 층간 절연막을 식각하여 콘택홀들을 형성하는 단계;Forming contact holes by etching the organic bottom anti-reflection film, the hard mask layer, and the interlayer insulating film by an etching process using the photoresist pattern as an etching mask; 상기 포토레지스트 패턴 및 상기 유기 버텀 반사방지막을 제거하는 단계; Removing the photoresist pattern and the organic bottom anti-reflection film; 1차 세정 공정을 실시하는 단계;Performing a primary cleaning process; 상기 콘택홀 하부의 상기 반도체 기판에 플러그 이온을 주입하는 단계;Implanting plug ions into the semiconductor substrate below the contact hole; 2차 세정 공정을 실시하는 단계; 및Performing a secondary cleaning process; And 상기 콘택홀들 내부에 콘택 플러그들을 형성하는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.Forming contact plugs in the contact holes; 제 1 항에 있어서,The method of claim 1, 상기 하드 마스크층은 상기 층간 절연층과 식각 선택비가 높으면서 세정 공정에 대한 저항력이 높은 물질로 형성하는 반도체 소자의 콘택홀 형성 방법.The hard mask layer may be formed of a material having a high etching selectivity with respect to the interlayer insulating layer and a high resistance to a cleaning process. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 하드 마스크층은 질화물을 500 내지 700Å의 두께 증착하여 형성하거나, 폴리실리콘을 300 내지 500Å의 두께 증착하여 형성하는 반도체 소자의 콘택홀 형성 방법.The hard mask layer may be formed by depositing a thickness of 500 to 700 GPa or nitride or by depositing a thickness of 300 to 500 GPa. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 콘택 플러그는 상기 콘택홀들을 포함한 전체 구조 상에 폴리실리콘을 증착하고 에치 백 공정을 실시하여 형성하는 반도체 소자의 콘택홀 형성 방법.The contact plug is formed by depositing polysilicon on the entire structure including the contact holes and performing an etch back process. 제 5 항에 있어서,The method of claim 5, 상기 에치 백 공정은 상기 하드 마스크층이 제거되는 시점까지 실시하는 반도체 소자의 콘택홀 형성 방법.Wherein the etch back process is performed until the hard mask layer is removed. 제 6 항에 있어서,The method of claim 6, 상기 하드 마스크층은 질화물로 형성되고, 상기 에치 백 공정은 질화물과 폴리실리콘의 식각 선택비가 작은 식각제를 사용하여 실시하는 반도체 소자의 콘택홀 형성 방법.The hard mask layer may be formed of nitride, and the etch back process may be performed using an etchant having a small etching selectivity between nitride and polysilicon.
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KR20040013613A (en) * 2002-08-07 2004-02-14 삼성전자주식회사 Method for forming a contact in semiconductor device process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000039524A (en) * 1998-12-14 2000-07-05 윤종용 Forming method for contact of semiconductor device and manufacturing method for capacitor of semiconductor using forming method for contact
KR20040013613A (en) * 2002-08-07 2004-02-14 삼성전자주식회사 Method for forming a contact in semiconductor device process

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