KR100640943B1 - method for forming gate electrode of semiconductor device - Google Patents

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Abstract

본 발명은 폴리 실리콘층의 두께 문제를 해결함과 동시에 게이트의 프로파일 및 CD 구현을 용이하게 함으로써 소자의 특성을 향상시키도록 한 반도체 소자의 게이트전극 및 그 형성방법에 관한 것으로서, 반도체 기판상에 형성되는 게이트 절연막과, 상기 게이트 절연막상에 일정한 폭의 개구부를 갖고 형성되는 절연막 패턴과, 상기 절연막 패턴의 개구부에 형성되는 폴리 실리콘 패턴과, 상기 절연막 패턴 및 폴리 실리콘 패턴 상에 형성되는 금속 실리사이드막을 포함하여 구성됨을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gate electrode of a semiconductor device and a method of forming the same, which solves the thickness problem of the polysilicon layer and at the same time facilitates the profile of the gate and the CD. A gate insulating film, an insulating film pattern having an opening having a predetermined width on the gate insulating film, a polysilicon pattern formed in the opening of the insulating film pattern, and a metal silicide film formed on the insulating film pattern and the polysilicon pattern. Characterized in that configured.

게이트 전극, 금속 실리사이드, 폴리 실리콘, CMPGate Electrode, Metal Silicide, Poly Silicon, CMP

Description

반도체 소자의 게이트전극 형성방법{method for forming gate electrode of semiconductor device}Method for forming gate electrode of semiconductor device

도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 게이트전극 형성방법을 나타낸 공정단면도1A through 1D are cross-sectional views illustrating a method of forming a gate electrode of a semiconductor device according to the related art.

도 2는 본 발명에 의한 반도체 소자의 게이트 전극을 나타낸 단면도2 is a cross-sectional view showing a gate electrode of a semiconductor device according to the present invention.

도 3a 내지 도 3g는 본 발명에 의한 반도체 소자의 게이트 전극 형성방법을 나타낸 공정단면도3A to 3G are cross-sectional views illustrating a method of forming a gate electrode of a semiconductor device according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

100 : 반도체 기판 101 : 게이트 산화막100 semiconductor substrate 101 gate oxide film

102 : 질화막 103 : 제 1 포토레지스트102 nitride film 103 first photoresist

104 : 폴리 실리콘층 105 : 금속 실리사이드막104: polysilicon layer 105: metal silicide film

106 : 제 2 포토레지스트106: second photoresist

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자의 특성을 향상하도록 한 반도체 소자의 게이트 전극 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a gate electrode of a semiconductor device to improve the characteristics of the device.

일반적으로 실리사이드 공정이란 열처리에 의해 금속과 실리콘은 반응하여 실리사이드층을 형성되지만, 금속과 절연막 예를 들면, 통상의 산화막 또는 질화막 계열은 반응하지 않는 성질을 이용하여 게이트 전극 및 소스/드레인 표면에만 선택적으로 실리사이드층을 형성하고, 반응하지 않은 금속층을 제거하는 일련의 공정을 말한다.Generally, the silicide process means that the metal and silicon react to form a silicide layer by heat treatment. However, the metal and the insulating layer, for example, do not react with an oxide or nitride based series, and thus select only the gate electrode and the source / drain surface. This is a series of steps for forming a silicide layer and removing an unreacted metal layer.

한편, 반도체 소자의 디자인 룰(design rule)이 감소함에 따라 여기에 따르는 각 소자간의 저항이 증가하게 되며, 이러한 저항 증가에 의해 소자의 동작 속도 저하가 발생하게 되는데, 이러한 소자간 저항 증가 감소를 위해 예를 들면, 게이트 전극 등의 저항을 감소시키기 위해 내열금속 실리사이드(refractory metal silicide)가 폴리 실리콘 등에 적층된 구조를 이용하고 있다.On the other hand, as the design rule of the semiconductor device decreases, the resistance between the devices increases according to the excitation, and the increase in the resistance causes the operation speed of the device to decrease. For example, in order to reduce the resistance of the gate electrode or the like, a structure in which a refractory metal silicide is laminated on polysilicon or the like is used.

즉, 실리사이드층은 저항값을 감소시켜 반도체 소자의 특성 향상에 기여하며, 이것을 폴리실리사이드(silicide on doped polycrystalline-Si : Polycide)라 한다.That is, the silicide layer reduces the resistance value and contributes to the improvement of the characteristics of the semiconductor device, which is called polysilicide (silicide on doped polycrystalline-Si: Polycide).

최근 게이트 전극 물질로서 폴리실리콘 상부에 비저항이 낮으면서 고온에서 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등의 고융점 금속을 추가한 금속 게이트 전극을 형성하고 있으며, 그 중에서도 텅스텐을 사용한 금속 게이트는 소자의 고집적화에 따른 신호처리 속도 개선의 측면에서 기존 폴리실리사이드 게이트 전극을 대체하고 있는 실정에 있다.Recently, as a gate electrode material, a metal gate electrode having high specific melting point metals such as tungsten (W), titanium (Ti), and tantalum (Ta) is formed at a high temperature with low specific resistance on polysilicon. Among them, tungsten is used. Metal gates are replacing existing polysilicide gate electrodes in terms of improving signal processing speed due to high integration of devices.

이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 게이트전극 형성방법을 설명하면 다음과 같다.Hereinafter, a method of forming a gate electrode of a semiconductor device according to the prior art will be described with reference to the accompanying drawings.

도 1a 내지 도 1d는 본 발명에 의한 반도체 소자의 게이트전극 형성방법을 나타낸 단면도이다.1A to 1D are cross-sectional views illustrating a gate electrode forming method of a semiconductor device according to the present invention.

도 1a에 도시한 바와 같이, 반도체 기판(10)상에 게이트 산화막(11)을 형성하고, 상기 게이트 산화막(11)상에 폴리 실리콘막(12) 및 텅스텐 실리사이드막(13)을 차례로 형성한다.As shown in FIG. 1A, a gate oxide film 11 is formed on a semiconductor substrate 10, and a polysilicon film 12 and a tungsten silicide film 13 are sequentially formed on the gate oxide film 11.

이어, 상기 텅스텐 실리사이드막(13)상에 하드 마스크용 질화막(14)을 형성한다.Next, a hard mask nitride film 14 is formed on the tungsten silicide film 13.

도 1b에 도시한 바와 같이, 상기 질화막(14)상에 포토레지스트(15)를 도포한 후, 노광 및 현상 공정으로 상기 포토레지스트(15)를 패터닝하여 게이트 영역을 정의한다.As shown in FIG. 1B, after the photoresist 15 is applied onto the nitride film 14, the photoresist 15 is patterned by an exposure and development process to define a gate region.

도 1c에 도시한 바와 같이, 상기 패터닝된 포토레지스트(15)를 마스크로 이용하여 상기 질화막(14)을 선택적으로 식각하여 질화막 패턴(14a)을 형성한다.As illustrated in FIG. 1C, the nitride layer 14 is selectively etched using the patterned photoresist 15 as a mask to form a nitride layer pattern 14a.

도 1d에 도시한 바와 같이, 상기 포토레지스트(15)를 제거하고, 상기 질화막 패턴(14a)을 형성한 후에 반도체 기판(10)에 세정(cleaning) 공정을 실시하여 공정 중에 발생한 이물질을 제거한다.As shown in FIG. 1D, after removing the photoresist 15 and forming the nitride film pattern 14a, a cleaning process is performed on the semiconductor substrate 10 to remove foreign substances generated during the process.

이어, 상기 질화막 패턴(14a)을 마스크로 이용하여 상기 텅스텐 실리사이드막(13) 및 폴리 실리콘층(12)을 선택적으로 식각하여 게이트 전극(20)을 형성한다.Subsequently, the tungsten silicide layer 13 and the polysilicon layer 12 are selectively etched using the nitride layer pattern 14a as a mask to form the gate electrode 20.

여기서, 상기 질화막 패턴(14a)을 마스크로 이용하여 상기 텅스텐 실리사이드막(13)을 식각한 후 오버 에치(over etch)에 의해 폴리 실리콘층(12)을 식각하여 게이트 전극(20)을 형성하고 있다.The tungsten silicide layer 13 is etched using the nitride layer pattern 14a as a mask, and then the polysilicon layer 12 is etched by over etch to form the gate electrode 20. .

따라서 상기와 같이 폴리 실리콘층(12)을 오버 에치에 의해 식각할 때 상기 게이트 산화막(11)에 데미지(damage)를 줄 수 있고, 상기 게이트 산화막(11)의 데미지를 방지하기 위해 식각 시간을 줄이면 폴리 실리콘층(12)과 텅스텐 실리사이드막(13)의 경계면에 텅스텐 실리사이드막(13)이 잔류하여 게이트 전극(20)의 프로파일(profile)을 제어하기가 어렵게 된다.Therefore, when the polysilicon layer 12 is etched by over-etching as described above, damage may be caused to the gate oxide layer 11, and if the etching time is reduced to prevent damage of the gate oxide layer 11. The tungsten silicide film 13 remains at the interface between the polysilicon layer 12 and the tungsten silicide film 13, making it difficult to control the profile of the gate electrode 20.

또한, 상기 게이트 산화막(11)의 데미지를 고려하여 폴리 실리콘층(12)의 두께를 얇게 하는데 어려움이 있기 때문에 게이트 프로파일의 앵글(angle) 및 CD 관리에 어려운 문제에 봉착하게 된다.In addition, since it is difficult to reduce the thickness of the polysilicon layer 12 in consideration of the damage of the gate oxide film 11, it is difficult to manage the angle (angle) and CD of the gate profile.

한편, 소자가 고집적화 및 소형화에 의해 게이트 사이즈는 점점 작아지는 것이 일반화되고 있고, 상기 게이트 사이즈의 소형화와 게이트의 전기적 특성을 높이기 위해 텅스텐 게이트의 사용빈도는 높아지고 있으나, 게이트 프로파일 및 게이트 산화막의 데미지에 의해 쉽게 폴리 실리콘층의 두께를 얇게 하지 못하고 있다.On the other hand, the gate size is becoming smaller due to the higher integration and miniaturization of the device. In order to reduce the size of the gate and increase the electrical characteristics of the gate, the use frequency of the tungsten gate is increasing, but the damage to the gate profile and the gate oxide film is increased. As a result, the thickness of the polysilicon layer is not easily reduced.

그러나 상기와 같은 종래의 반도체 소자의 게이트전극 형성방법에 있어서 다음과 같은 문제점이 있었다.However, the above-described conventional method for forming a gate electrode of a semiconductor device has the following problems.

즉, 폴리 실리콘/텅스텐 실리사이드/하드 마스크의 적층 구조에서 하드 마스크의 식각, 세정 공정, 텅스텐 실리사이드를 식각한 후 폴리실리콘을 식각함으로써 잔여 폴리 실리콘의 식각할 때 오버 에치에 게이트 산화막에 데미지가 가해지고, 식각된 게이트 전극의 프로파일 및 CD를 제어하는데 어려움이 있다. In other words, in the laminated structure of polysilicon / tungsten silicide / hard mask, the gate oxide film is damaged by over-etching when the residual polysilicon is etched by etching the hard mask, the cleaning process, and etching the polysilicon after etching the tungsten silicide. There is a difficulty in controlling the profile of the etched gate electrode and the CD.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 폴리 실리콘층의 두께 문제를 해결함과 동시에 게이트의 프로파일 및 CD 구현을 용이하게 함으로써 소자의 특성을 향상시키도록 한 반도체 소자의 게이트전극 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and solves the thickness problem of the polysilicon layer and at the same time facilitates the implementation of the gate profile and CD to improve the characteristics of the device, the gate electrode forming method of a semiconductor device The purpose is to provide.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 게이트 전극은 반도체 기판상에 형성되는 게이트 절연막과, 상기 게이트 절연막상에 일정한 폭의 개구부를 갖고 형성되는 절연막 패턴과, 상기 절연막 패턴의 개구부에 형성되는 폴리 실리콘 패턴과, 상기 절연막 패턴 및 폴리 실리콘 패턴 상에 형성되는 금속 실리사이드막을 포함하여 구성됨을 특징으로 한다.The gate electrode of the semiconductor device according to the present invention for achieving the above object is a gate insulating film formed on a semiconductor substrate, an insulating film pattern formed with an opening having a predetermined width on the gate insulating film, and the opening of the insulating film pattern And a metal silicide film formed on the insulating film pattern and the polysilicon pattern.

또한, 본 발명에 의한 반도체 소자의 게이트 전극 형성방법은 반도체 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 절연막을 형성하고 선택적으로 패터닝하여 일정한 폭의 개구부를 형성하는 단계와, 상기 절연막 패턴의 개구부에 폴리 실리콘 패턴을 형성하는 단계와, 상기 폴리 실리콘 패턴을 포함한 반도체 기판의 전면에 금속 실리사이드막을 형성하는 단계와, 상기 금속 실리사이드막상에 상기 개구부와 대응되면서 더 넓은 폭을 갖는 마스크층을 형성하는 단계와, 상기 마스크층을 마스크로 이용하여 상기 금속 실리사이드막 및 절연막 패턴을 선택적으로 제거하여 금속 실리사이드막과 폴리 실리콘 패턴이 적층된 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.In addition, the method of forming a gate electrode of a semiconductor device according to the present invention comprises the steps of forming a gate insulating film on the semiconductor substrate, forming an insulating film on the gate insulating film and selectively patterning to form an opening having a constant width, and Forming a polysilicon pattern in the opening of the insulating film pattern, forming a metal silicide film on the entire surface of the semiconductor substrate including the polysilicon pattern, and forming a mask layer having a wider width on the metal silicide film corresponding to the opening. And forming a gate electrode on which the metal silicide layer and the polysilicon pattern are laminated by selectively removing the metal silicide layer and the insulating layer pattern by using the mask layer as a mask. do.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 게이트전극 및 그 형성방법을 보다 상세히 설명하면 다음과 같다.Hereinafter, a gate electrode and a method of forming the semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 의한 반도체 소자의 게이트전극을 나타낸 단면도이다.2 is a cross-sectional view showing a gate electrode of the semiconductor device according to the present invention.

도 2에 도시한 바와 같이, 반도체 기판(100)상에 형성되는 게이트 산화막(101)과, 상기 게이트 산화막(101)상에 일정한 폭으로 개구부를 갖고 형성되는 질화막 패턴(102a)과, 상기 질화막 패턴(102a)의 개구부에 형성되는 폴리 실리콘 패턴(104a)과, 상기 폴리 실리콘 패턴(104a) 및 질화막 패턴(102a)상에 형성되는 금속 실리사이드막(105)을 포함하여 구성되어 있다.As shown in FIG. 2, a gate oxide film 101 formed on the semiconductor substrate 100, a nitride film pattern 102a formed on the gate oxide film 101 with openings having a predetermined width, and the nitride film pattern A polysilicon pattern 104a formed in the opening of 102a and a metal silicide film 105 formed on the polysilicon pattern 104a and the nitride film pattern 102a.

여기서, 상기 금속 실리사이드막(105)은 상기 폴리 실리콘 패턴(104a)과 대응되면서 더 넓은 폭을 갖고 형성되어 있고, 상기 질화막 패턴(102a)의 외곽은 상기 금속 실리사이드막(105)의 외곽과 대응되게 형성되어 있다.Here, the metal silicide layer 105 is formed to have a wider width while corresponding to the polysilicon pattern 104a, and an outer edge of the nitride layer pattern 102a corresponds to an outer edge of the metal silicide layer 105. Formed.

또한, 상기 금속 실리사이드막(105)과 폴리 실리콘 패턴(104a)은 적층되어 게이트 전극(120)을 구성한다.In addition, the metal silicide layer 105 and the polysilicon pattern 104a are stacked to form the gate electrode 120.

또한, 상기 금속 실리사이드막(105)은 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드 중 어느 하나로 이루어져 있다.In addition, the metal silicide layer 105 is formed of any one of tungsten silicide, cobalt silicide, titanium silicide, and tantalum silicide.

도 3a 내지 도 3g는 본 발명에 의한 반도체 소자의 게이트전극 형성방법을 나타낸 공정단면도이다.3A to 3G are cross-sectional views illustrating a method of forming a gate electrode of a semiconductor device according to the present invention.

도 3a에 도시한 바와 같이, 반도체 기판(100)상에 게이트 산화막(101)을 형성하고, 상기 게이트 산화막(101)상에 질화막(102)을 형성한다.As shown in FIG. 3A, a gate oxide film 101 is formed on the semiconductor substrate 100, and a nitride film 102 is formed on the gate oxide film 101.

여기서, 상기 게이트 산화막(101)은 약 30 ~ 100Å의 두께로 형성하고, 상기 반도체 기판(100)을 열산화하여 형성하거나 산화막 등을 CVD 등으로 증착하여 형성할 수 있다.Here, the gate oxide film 101 may be formed to a thickness of about 30 ~ 100Å, and thermally oxidize the semiconductor substrate 100, or may be formed by depositing an oxide film or the like by CVD.

도 3b에 도시한 바와 같이, 상기 질화막(102)상에 제 1 포토레지스트(103)를 도포한 후, 노광 및 현상 공정으로 상기 제 1 포토레지스트(103)를 패터닝하여 게이트 영역을 정의한다.As shown in FIG. 3B, after the first photoresist 103 is coated on the nitride film 102, the first photoresist 103 is patterned by an exposure and development process to define a gate region.

도 3c에 도시한 바와 같이, 상기 패터닝된 제 1 포토레지스트(103)를 마스크로 이용하여 상기 질화막(102)을 선택적으로 제거하여 개구부를 갖는 질화막 패턴(102a)을 형성한다.As shown in FIG. 3C, the nitride film 102 is selectively removed using the patterned first photoresist 103 as a mask to form a nitride film pattern 102a having an opening.

이어, 상기 질화막 패턴(102a)을 형성하기 마스크로 사용된 제 1 포토레지스트(103)를 제거한다.Next, the first photoresist 103 used as a mask to form the nitride film pattern 102a is removed.

도 3d에 도시한 바와 같이, 상기 질화막 패턴(102a)을 포함한 반도체 기판(100)의 전면에 LPCVD(Low Pressure Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 폴리 실리콘층(104)을 형성한다.As shown in FIG. 3D, the polysilicon layer 104 is formed on the entire surface of the semiconductor substrate 100 including the nitride film pattern 102a by LPCVD (Plasma Enhanced Chemical Vapor Deposition) or PECVD (Plasma Enhanced Chemical Vapor Deposition). Form.

도 3e에 도시한 바와 같이, 상기 폴리 실리콘층(104)의 전면에 CMP(Chemical Mechanical Polishing) 공정으로 상기 질화막 패턴(102a)의 표면을 연마 앤드 포인트(end point)로 하여 연마를 실시하여 폴리 실리콘 패턴(104a)을 형성한다.As shown in FIG. 3E, the front surface of the polysilicon layer 104 is polished using a chemical mechanical polishing (CMP) process to polish the surface of the nitride film pattern 102a as a polishing end point. The pattern 104a is formed.

도 3f에 도시한 바와 같이, 상기 폴리 실리콘 패턴(104a)을 포함한 반도체 기판(100)의 전면에 금속 실리사이드막(105)을 형성하고, 상기 금속 실리사이드막(105)상에 제 2 포토레지스트(106)를 도포한다.As shown in FIG. 3F, a metal silicide film 105 is formed on the entire surface of the semiconductor substrate 100 including the polysilicon pattern 104a, and a second photoresist 106 is formed on the metal silicide film 105. ) Is applied.

또한, 상기 금속 실리사이드막(105)은 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드 중 어느 하나로 형성한다.In addition, the metal silicide layer 105 may be formed of any one of tungsten silicide, cobalt silicide, titanium silicide, and tantalum silicide.

이어, 노광 및 현상 공정으로 상기 폴리 실리콘 패턴(104a)과 대응되면서 더 넓은 폭을 갖도록 상기 제 2 포토레지스트(106)를 패터닝한다.Subsequently, the second photoresist 106 is patterned to have a wider width while corresponding to the polysilicon pattern 104a by an exposure and development process.

도 3g에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(106)를 마스크로 이용하여 상기 금속 실리사이드막(105) 및 질화막 패턴(102a)을 선택적으로 제거하여 폴리 실리콘 패턴(104a)과 금속 실리사이드막(105)이 적층된 게이트 전극(120)을 형성한다.As shown in FIG. 3G, the metal silicide layer 105 and the nitride layer pattern 102a are selectively removed by using the patterned second photoresist 106 as a mask to form the polysilicon pattern 104a and the metal silicide. The gate electrode 120 having the film 105 stacked thereon is formed.

이후, 도면에는 도시하지 않았지만, 상기 금속 실리사드막(105)과 폴리 실리콘 패턴(104a)으로 적층된 게이트 전극(120) 양측의 반도체 기판(100) 표면내에 소오스/드레인 불순물 영역을 형성함으로써 반도체 소자를 제조한다.Subsequently, although not shown in the figure, a semiconductor device is formed by forming a source / drain impurity region in the surface of the semiconductor substrate 100 on both sides of the gate electrode 120 stacked with the metal silicide film 105 and the polysilicon pattern 104a. To prepare.

한편, 상기 소오스/드레인 불순물 영역을 형성할 때 상기 게이트 전극(120) 하부의 채널 영역과 소오스/드레인 불순물 영역 사이에는 옵셋(off set) 영역이 형성된다. 즉, 상기 질화막 패턴(102a) 하부의 반도체 기판(100)에는 소오스/드레인용 불순물 이온이 주입되지 않은 상태로 남아있게 되어 이후 옵셋영역으로 사용될 수도 있다.Meanwhile, when forming the source / drain impurity region, an offset region is formed between the channel region under the gate electrode 120 and the source / drain impurity region. That is, the source / drain impurity ions may remain in the semiconductor substrate 100 under the nitride layer pattern 102a and may be used as an offset region.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 게이트전극 형성방법은 다음과 같은 효과가 있다.As described above, the gate electrode forming method of the semiconductor device according to the present invention has the following effects.

첫째, 일정한 간격을 갖는 질화막 패턴을 포함한 전면에 폴리 실리콘층을 형성한 후, CMP공정을 거쳐 평탄화시켜 폴리 실리콘 패턴을 형성함으로써 텅스텐 게이트 형성시 폴리 실리콘층의 두께에 영향을 받지 않는 게이트 전극의 프로파일을 구현할 수 있다.First, a polysilicon layer is formed on the entire surface including a nitride film pattern having a predetermined interval, and then planarized through a CMP process to form a polysilicon pattern so that the thickness of the gate electrode is not affected by the thickness of the polysilicon layer when forming a tungsten gate. Can be implemented.

둘째, 게이트 전극의 CD를 제어할 수 있어 소자의 집적화 및 소형화의 실현이 가능하여 소자의 전기적 특성을 향상시킬 수 있다.Second, since the CD of the gate electrode can be controlled, integration and miniaturization of the device can be realized, thereby improving the electrical characteristics of the device.

Claims (7)

삭제delete 삭제delete 삭제delete 반도체 기판상에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the semiconductor substrate; 상기 게이트 절연막상에 절연막을 형성하고 선택적으로 패터닝하여 일정한 폭의 개구부를 형성하는 단계;Forming an insulating film on the gate insulating film and selectively patterning the insulating film to form an opening having a predetermined width; 상기 절연막 패턴의 개구부에 폴리 실리콘 패턴을 형성하는 단계;Forming a polysilicon pattern in the opening of the insulating film pattern; 상기 폴리 실리콘 패턴을 포함한 반도체 기판의 전면에 금속 실리사이드막을 형성하는 단계;Forming a metal silicide layer on an entire surface of the semiconductor substrate including the polysilicon pattern; 상기 금속 실리사이드막상에 상기 개구부와 대응되면서 더 넓은 폭을 갖는 마스크층을 형성하는 단계;Forming a mask layer having a wider width on the metal silicide layer and corresponding to the opening; 상기 마스크층을 마스크로 이용하여 상기 금속 실리사이드막 및 절연막 패턴을 선택적으로 제거하여 금속 실리사이드막과 폴리 실리콘 패턴이 적층된 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.And selectively removing the metal silicide layer and the insulating layer pattern using the mask layer as a mask to form a gate electrode on which the metal silicide layer and the polysilicon pattern are stacked. Formation method. 제 4 항에 있어서, 상기 폴리 실리콘 패턴은 상기 개구부를 포함한 반도체 기판의 전면에 폴리 실리콘층을 형성하고 CMP 공정으로 평탄화하여 상기 개구부에 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.The method of claim 4, wherein the polysilicon pattern is formed on the opening by forming a polysilicon layer on the entire surface of the semiconductor substrate including the opening and flattening the same by a CMP process. 제 4 항에 있어서, 상기 금속 실리사이드막은 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드 중에서 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법. The method of claim 4, wherein the metal silicide layer is made of tungsten silicide, cobalt silicide, titanium silicide, or tantalum silicide. 제 4 항에 있어서, 상기 절연막 패턴은 상기 반도체 기판상에 질화막을 형성하고, 포토 및 식각 공정을 통해 일정한 폭의 개구부를 갖도록 선택적으로 제거하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법. The method of claim 4, wherein the insulating layer pattern is formed by forming a nitride layer on the semiconductor substrate and selectively removing the nitride layer to have an opening having a predetermined width through a photo and etching process.
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