KR100639211B1 - Internal voltage generator for memory device - Google Patents

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Abstract

본 발명은 메모리 장치의 크기를 감소시키며 안정된 레벨의 내부전압을 발생하는 메모리 장치용 내부전압 발생장치에 관한 것이다. 본 발명에 따라, 각각 다른 전압 레벨을 갖는 제 1 및 제 2 내부전압을 발생하는 제 1 및 제 2 내부전압 발생부를 구비한 메모리 장치용 내부전압 발생장치가 제공되며: 이러한 내부전압 발생장치에서, 상기 제 1 내부전압 발생부는, 메모리 장치에서 발생된 기준전압을 레벨 변환하여 제 1 기준전압을 발생하는 제 1 레벨 쉬프터;와 상기 제 1 기준전압을 수신하여 상기 제 1 내부전압을 발생하는 제 1 전압 발생수단;을 구비하며, 상기 제 2 내부전압 발생부는, 상기 메모리 장치에서 발생된 기준전압을 레벨 변환하여 제 2 기준전압을 발생하는 제 2 레벨 쉬프터;와 상기 제 2 기준전압을 수신하여 상기 제 2 내부전압을 발생하는 제 2 전압 발생수단;을 구비한다.The present invention relates to an internal voltage generator for a memory device which reduces the size of the memory device and generates a stable level of internal voltage. According to the present invention, there is provided an internal voltage generator for a memory device having first and second internal voltage generators for generating first and second internal voltages having different voltage levels, respectively. The first internal voltage generator may include: a first level shifter configured to level convert a reference voltage generated by a memory device to generate a first reference voltage; and a first to receive the first reference voltage to generate the first internal voltage. A second level shifter configured to level convert a reference voltage generated by the memory device to generate a second reference voltage; and the second reference voltage to receive the second reference voltage. And second voltage generating means for generating a second internal voltage.

Description

메모리 장치용 내부전압 발생장치{Internal voltage generator for memory device}Internal voltage generator for memory device

도 1은 종래의 메모리 장치용 내부전압 발생장치를 도시한 블럭도.1 is a block diagram showing a conventional internal voltage generator for a memory device.

도 2는 종래의 메모리 장치용 내부전압 발생장치의 검출수단을 도시한 회로도.Fig. 2 is a circuit diagram showing detection means of a conventional internal voltage generator for a memory device.

도 3은 본 발명에 따른 메모리 장치용 내부전압 발생장치를 도시한 블럭도.3 is a block diagram showing an internal voltage generator for a memory device according to the present invention;

도 4는 본 발명에 따른 메모리 장치용 내부전압 발생장치의 레벨 쉬프터를 도시한 회로도.4 is a circuit diagram showing a level shifter of an internal voltage generator for a memory device according to the present invention;

도 5 내지 도 8은 본 발명에 따른 메모리 장치용 내부전압 발생장치의 검출수단을 도시한 회로도.5 to 8 are circuit diagrams showing detection means of an internal voltage generator for a memory device according to the present invention;

도 9는 본 발명에 따른 메모리 장치용 내부전압 발생장치의 링 오실레이터를 도시한 회로도.9 is a circuit diagram showing a ring oscillator of an internal voltage generator for a memory device according to the present invention;

도 10은 본 발명에 따른 메모리 장치용 내부전압 발생장치의 제어수단을 도시한 회로도.10 is a circuit diagram showing control means of an internal voltage generator for a memory device according to the present invention;

도 11은 본 발명에 따른 메모리 장치용 내부전압 발생장치의 제어수단 출력 파형을 도시한 파형도.Fig. 11 is a waveform diagram showing output waveforms of the control means of the internal voltage generator for a memory device according to the present invention;

도 12는 본 발명에 따른 메모리 장치용 내부전압 발생장치의 펌핑수단을 도 시한 회로도.12 is a circuit diagram showing pumping means of an internal voltage generator for a memory device according to the present invention;

도 13은 종래의 메모리 장치용 내부전압 발생장치와 본 발명에 따른 메모리 장치용 내부전압 발생장치가 출력하는 고전압(Vpp)을 도시한 파형도.13 is a waveform diagram showing a high voltage (Vpp) outputted by a conventional internal voltage generator for a memory device and an internal voltage generator for a memory device according to the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

110,310: 기준전압 발생부 120,321,331: 레벨 쉬프터110,310: reference voltage generator 120,321,331: level shifter

130,320: 코아전압 발생부 140,330: 고전압 발생부130,320: core voltage generator 140,330: high voltage generator

141,332: 검출수단 142,333: 링 오실레이터141, 332: detection means 142, 333: ring oscillator

143,334: 제어수단 144,335: 펌핑수단143, 334: control means 144, 335: pumping means

210,510,610,710,810: 감지기 220,410,520,620,720,820: 비교기210,510,610,710,810: Sensors 220,410,520,620,720,820: Comparators

322: 코아전압 발생수단 420: 풀업수단322: core voltage generating means 420: pull-up means

430: 분배기 440: 스위칭부430: distributor 440: switching unit

441,442,443,444: 스위칭수단441,442,443,444: switching means

511,512,611,612,613,711,712,713,811,812: 다이오드형 트랜지스터511,512,611,612,613,711,712,713,811,812: diode transistor

910,920,930,940: 캐패시터수단910,920,930,940: capacitor means

본 발명은 메모리 장치용 내부전압 발생장치에 관한 것으로, 보다 상세하게는, 메모리 장치의 크기를 감소시키며 안정된 레벨의 내부전압을 발생하는 메모리 장치용 내부전압 발생장치에 관한 것이다.The present invention relates to an internal voltage generator for a memory device, and more particularly, to an internal voltage generator for a memory device for reducing the size of the memory device and generating a stable level of internal voltage.

일반적으로 메모리 장치는 그 내부에 구비된 내부전압 발생장치를 통해 외부에서 공급되는 외부전압(Vcc)을 고전압(Vpp), 코아전압(Vcore), 기준전압(Vref) 등의 내부전압으로 변환하여 사용한다. 이러한 내부전압 중 상기 고전압(Vpp)은 메모리 장치의 워드 라인에 인가되며, 코아전압(Vcore)은 메모리 장치의 메모리 셀에 저장된 데이터를 감지 및 증폭하는 감지 증폭기에 인가된다.In general, a memory device converts an external voltage (Vcc) supplied from the outside into an internal voltage such as a high voltage (Vpp), a core voltage (Vcore), and a reference voltage (Vref) through an internal voltage generator provided therein. do. Among the internal voltages, the high voltage Vpp is applied to the word line of the memory device, and the core voltage Vcore is applied to the sense amplifier for sensing and amplifying data stored in the memory cell of the memory device.

이하, 도 1을 참조하여 종래의 메모리 장치용 내부전압 발생장치를 설명하기로 한다.Hereinafter, a conventional internal voltage generator for a memory device will be described with reference to FIG. 1.

종래의 메모리 장치용 내부전압 발생장치는, 기준전압 발생부(110), 레벨 쉬프터(120), 코아전압 발생부(130), 및 고전압 발생부(140)를 구비한다. 기준전압 발생부(110)는 메모리 장치의 기준전압(Vref)을 발생하여 레벨 쉬프터(120)에 인가한다. 레벨 쉬프터(120)는 기준전압(Vref)을 레벨 변환하여 레벨 변환된 기준전압(Vref1)을 코아전압 발생부(130)와 고전압 발생부(140)에 전달한다. 이렇게 레벨 변환된 기준전압(Vref1)을 수신한 코아전압 발생부(130)은 코아전압(Vcore)을 발생하며, 고전압 발생부(140)는 고전압(Vpp)을 발생한다.The conventional internal voltage generator for a memory device includes a reference voltage generator 110, a level shifter 120, a core voltage generator 130, and a high voltage generator 140. The reference voltage generator 110 generates a reference voltage Vref of the memory device and applies it to the level shifter 120. The level shifter 120 level converts the reference voltage Vref and transfers the level-converted reference voltage Vref1 to the core voltage generator 130 and the high voltage generator 140. The core voltage generator 130 receiving the level-converted reference voltage Vref1 generates a core voltage Vcore, and the high voltage generator 140 generates a high voltage Vpp.

상기 고전압 발생부(140)는 검출수단(141), 링 오실레이터(142), 제어수단(143), 및 펌핑수단(144)을 포함한다. 검출수단(141)은 상기 레벨 쉬프터(120)에 의해 레벨 변환된 기준전압(Vref1)을 수신하고 고전압(Vpp)의 전압 레벨을 검출하며, 출력신호(ppe)를 링 오실레이터(142)에 전달한다. 링 오실레이터(142)는 검출수단(141)의 출력신호(ppe)를 수신하여 일정 주기의 펄스신호(osc)를 제어수단(143)에 인가하며, 상기 펄스신호(osc)를 수신하는 제어수단(143)은 펌핑기(144)의 제어신호를 출력한다. 펌핑수단(144)은 상기 제어신호에 의해 차지 펌핑동작을 통해 고전압(Vpp)을 발생한다.The high voltage generator 140 includes a detection means 141, a ring oscillator 142, a control means 143, and a pumping means 144. The detection means 141 receives the reference voltage Vref1 level-converted by the level shifter 120, detects a voltage level of the high voltage Vpp, and transmits an output signal ppe to the ring oscillator 142. . The ring oscillator 142 receives the output signal ppe of the detection means 141, applies a pulse signal osc of a predetermined period to the control means 143, and the control means for receiving the pulse signal osc ( 143 outputs a control signal of the pump 144. The pumping means 144 generates a high voltage Vpp through the charge pumping operation by the control signal.

도 2는 도 1에 도시한 종래의 메모리 장치용 내부전압 발생장치에 있어서, 고전압 발생부(140)의 검출수단(141)을 도시한 회로도이다.FIG. 2 is a circuit diagram showing the detection means 141 of the high voltage generator 140 in the conventional internal voltage generator for the memory device shown in FIG.

종래 메모리 장치용 내부전압 발생장치의 검출수단(141)은, 펌핑수단(144)에서 발생된 고전압(Vpp)의 전압 레벨을 감지하는 감지기(210)와, 감지기(210)에 의해 검출된 고전압(Vpp)의 전압 레벨과 레벨 변환된 기준전압(Vref1)의 전압 레벨을 비교하는 비교기(220)를 구비한다. 감지기(210)는, 고전압(Vpp) 수신단자와 접지단자 사이에 직렬로 연결된 다수의 저항수단(R1,R2,R3,R4)과, 저항수단(R2,R3)과 병렬로 연결된 퓨즈(fuse1,fuse2)를 포함한다. 비교기(220)는 외부전원(Vcc)과 접지단자 사이에 전류 거울(current mirror) 형태로 연결된 PMOS 트랜지스터(P1,P2), NMOS 트랜지스터(N1,N2,N3),및 인버터(IN)를 포함한다.The detection means 141 of the internal voltage generator for a conventional memory device includes a detector 210 for detecting a voltage level of the high voltage Vpp generated by the pumping means 144 and a high voltage detected by the detector 210. And a comparator 220 for comparing the voltage level of Vpp) with the voltage level of the level-converted reference voltage Vref1. The detector 210 includes a plurality of resistance means R1, R2, R3, and R4 connected in series between the high voltage Vpp receiving terminal and the ground terminal, and a fuse connected in parallel with the resistance means R2 and R3. fuse2). The comparator 220 includes PMOS transistors P1 and P2, NMOS transistors N1, N2 and N3, and an inverter IN connected between an external power supply Vcc and a ground terminal in the form of a current mirror. .

이러한 검출수단(141)은 검출한 고전압(Vpp)을 저항수단(R1,R2,R3,R4)의 저항값의 비율에 따라 고전압(Vpp)을 다수의 레벨로 분할하며, 두 저항(R2,R3) 공통 노드(node1)의 전압 레벨과 레벨 변환된 기준전압(Vref1)의 전압 레벨을 비교하여 출력신호(ppe)를 링 오실레이터(142)에 전달한다. 다시 말해, 검출수단(141)은 고전압(Vpp)의 전압 레벨을 검출하며, 이렇게 검출한 고전압(Vpp)의 전압 레벨이 메모리 장치가 요구하는 기준고전압(Vppref)의 전압 레벨 보다 낮을 경우에는, 두 저항(R2,R3) 공통 노드(node1)의 전압 레벨이 레벨 변환된 기준전압(Vref1)의 전압 레벨 보다 낮으므로 검출수단(141)은 하이 레벨의 출력신호(ppe)를 출력한다. 반 면, 검출한 고전압(Vpp)의 전압 레벨이 메모리 장치가 요구하는 기준고전압(Vppref)의 전압 레벨과 같거나 높을 경우에는, 두 저항(R2,R3) 공통 노드(node1)의 전압 레벨이 레벨 변환된 기준전압(Vref1)의 전압 레벨 보다 높으므로 검출수단(141)은 로우 레벨의 출력신호(ppe)를 출력한다. 아울러, 퓨즈(fuse1,fuse2)의 연결 상태에 따라 기준고전압(Vppref)의 전압 레벨이 가변된다.The detection means 141 divides the detected high voltage Vpp into a plurality of levels according to the ratio of the resistance values of the resistance means R1, R2, R3, and R4, and the two resistors R2 and R3. The voltage level of the common node node1 and the voltage level of the level-converted reference voltage Vref1 are compared to transfer the output signal ppe to the ring oscillator 142. In other words, the detection means 141 detects the voltage level of the high voltage Vpp, and when the detected voltage level of the high voltage Vpp is lower than the voltage level of the reference high voltage Vppref required by the memory device, Since the voltage level of the resistors R2 and R3 common node node1 is lower than the voltage level of the level-converted reference voltage Vref1, the detection means 141 outputs the high level output signal ppe. On the other hand, when the detected voltage level of the high voltage Vpp is equal to or higher than the voltage level of the reference high voltage Vppref required by the memory device, the voltage level of the common node node1 of the two resistors R2 and R3 is at a level. Since it is higher than the voltage level of the converted reference voltage Vref1, the detecting means 141 outputs the low level output signal ppe. In addition, the voltage level of the reference high voltage Vppref is changed according to the connection state of the fuses fuse1 and fuse2.

이와 같은 종래의 메모리 장치용 내부전압 발생장치에 있어서, 코아전압 발생부(130)와 고전압 발생부(140)는, 동일하게 레벨 변환기(120)에 의해 레벨 변환된 기준전압(Vref1)을 수신하여 코아전압(Vcore)과 고전압(Vpp)을 발생한다. 그에 따라, 메모리 장치가 요구하는 기준고전압(Vppref)을 조정할 경우, 코아전압(Vcore)을 먼저 조정한 다음, 기준고전압(Vppref)의 조정을 수행해야 한다. 그 결과, 메모리 장치가 요구하는 기준고전압(Vppref)을 조정하기 위해서 두번의 조정을 수행함에 따라, 많은 조정 시간을 필요로하는 문제점이 있다. 또한, 코아전압(Vcore) 또는 고전압(Vpp)의 변화에 대한 메모리 장치를 테스트할 경우, 코아전압(Vcore)과 고전압(Vpp) 중 하나만을 변화시키기 위해 레벨 변환된 기준전압(Vref1)을 레벨 변환하면 코아전압(Vcore)과 고전압(Vpp) 모두가 변화함에 따라, 메모리 장치의 정확한 테스트 수행이 어려운 문제점이 있다.In such an internal voltage generator for a memory device, the core voltage generator 130 and the high voltage generator 140 receive the reference voltage Vref1 level-converted by the level converter 120 in the same manner. Generates core voltage (Vcore) and high voltage (Vpp). Accordingly, when adjusting the reference high voltage Vppref required by the memory device, the core voltage Vcore must be adjusted first and then the reference high voltage Vppref must be adjusted. As a result, as two adjustments are performed to adjust the reference high voltage Vppref required by the memory device, a large adjustment time is required. In addition, when testing a memory device for a change in core voltage (Vcore) or high voltage (Vpp), the level conversion of the level-converted reference voltage (Vref1) to change only one of the core voltage (Vcore) and high voltage (Vpp) If both core voltage (Vcore) and high voltage (Vpp) are changed, it is difficult to perform accurate test of the memory device.

아울러, 메모리 장치의 전력 소모를 줄이기 위해서는 검출수단(141)의 감지기(210)에 흐르는 전류 감소를 감소시켜야 한다. 그에 따라, 상기 감지기(210)의 직렬로 연결된 저항수단(R1,R2,R3,R4)의 저항값을 증가시키며, 이를 위해 저항수단(R1,R2,R3,R4)의 크기를 증가시킨다. 이 때, 상기 저항수단(R1,R2, R3,R4)이 능동 (active) 저항소자로 구성될 경우에는, 능동 저항소자의 크기가 커짐에 따라 기판과 능동 저항소자 간의 커플링 캐패시턴스가 증가됨에 따라 커플링 노이즈가 증가하며, 그 결과 검출수단(141)의 동작 속도가 감소되어 고전압(Vpp) 검출 속도가 느려진다. 또한 상기 저항수단(R1,R2,R3,R4)이 폴리(poly) 저항소자로 구성될 경우에는, 상기 능동 저항소자일 때보다 저항수단(R1,R2,R3,R4)의 크기가 더 커지며, 그 결과 메모리 장치의 크기가 증가되는 문제점이 있다.In addition, in order to reduce power consumption of the memory device, a decrease in current flowing through the detector 210 of the detection unit 141 should be reduced. Accordingly, the resistance values of the resistors R1, R2, R3, and R4 connected in series with the detector 210 are increased, and for this purpose, the sizes of the resistors R1, R2, R3, and R4 are increased. At this time, when the resistance means (R1, R2, R3, R4) is composed of an active resistance element, as the size of the active resistance element is increased, the coupling capacitance between the substrate and the active resistance element is increased Coupling noise is increased, and as a result, the operating speed of the detecting means 141 is reduced, and the high voltage (Vpp) detection speed is slowed. In addition, when the resistance means (R1, R2, R3, R4) is composed of a poly resistance element, the size of the resistance means (R1, R2, R3, R4) is larger than that of the active resistance element, As a result, the size of the memory device is increased.

따라서, 본 발명은 상기한 바와 같은 선행 기술에 따른 메모리 장치용 내부전압 발생장치에 내재되었던 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은, 메모리 장치의 크기를 감소시키며 안정된 레벨의 내부전압을 발생하는 메모리 장치용 내부전압 발생장치를 제공함에 있다. 아울러, 본 발명의 또 다른 목적은, 각각 독립적으로 레벨 변환된 기준전압을 발생하여 내부전압의 레벨 조정을 용이하게 수행할 수 있는 메모리 장치용 내부전압 발생장치를 제공함에 있다.Accordingly, the present invention was created to solve the problems inherent in the internal voltage generator for the memory device according to the prior art as described above, and an object of the present invention is to reduce the size of the memory device and to maintain a stable level of internal voltage. An internal voltage generator for a memory device for generating a. In addition, another object of the present invention is to provide an internal voltage generator for a memory device capable of easily adjusting the level of the internal voltage by generating the level voltage reference independently.

상기한 바와 같은 목적을 달성하기 위해, 본 발명의 일면에 따라, 각각 다른 전압 레벨을 갖는 제 1 및 제 2 내부전압을 발생하는 제 1 및 제 2 내부전압 발생부를 구비한 메모리 장치용 내부전압 발생장치가 제공되며: 이러한 내부전압 발생장치에서, 상기 제 1 내부전압 발생부는, 메모리 장치에서 발생된 기준전압을 레벨 변환하여 제 1 기준전압을 발생하는 제 1 레벨 쉬프터;와 상기 제 1 기준전압을 수신하여 상기 제 1 내부전압을 발생하는 제 1 전압 발생수단;을 구비하며, 상기 제 2 내부전압 발생부는, 상기 메모리 장치에서 발생된 기준전압을 레벨 변환하여 제 2 기준전압을 발생하는 제 2 레벨 쉬프터;와 상기 제 2 기준전압을 수신하여 상기 제 2 내부전압을 발생하는 제 2 전압 발생수단;을 구비하는 것을 특징으로 한다.In order to achieve the above object, according to an aspect of the present invention, the internal voltage generation for the memory device having a first and second internal voltage generator for generating first and second internal voltages having different voltage levels, respectively An apparatus is provided: In such an internal voltage generator, the first internal voltage generator includes: a first level shifter for level converting a reference voltage generated in a memory device to generate a first reference voltage; and the first reference voltage. And a first voltage generating means for receiving and generating the first internal voltage, wherein the second internal voltage generator is configured to level convert a reference voltage generated by the memory device to generate a second reference voltage. And a second voltage generating means for receiving the second reference voltage and generating the second internal voltage.

상기 구성에서, 상기 제 1 전압 발생수단은 상기 제 1 내부전압을 메모리 장치의 감지 증폭기에 인가하고, 상기 제 2 전압 발생수단은 상기 제 2 내부전압을 상기 메모리 장치의 워드 라인에 인가한다.In the above configuration, the first voltage generating means applies the first internal voltage to the sense amplifier of the memory device, and the second voltage generating means applies the second internal voltage to the word line of the memory device.

본 발명의 다른 일면에 따라, 메모리 장치의 내부전압의 전압 레벨을 검출하는 검출수단을 구비한 메모리 장치용 내부전압 발생장치가 제공되며: 이러한 내부전압 발생장치에서, 상기 검출수단은, 다수의 다이오드형 트랜지스터가 직렬로 연결되어 상기 내부전압의 전압 레벨을 감지하는 감지기;와 상기 감지기를 통해 검출된 상기 내부전압의 전압 레벨과 상기 메모리 장치의 기준전압의 전압 레벨을 비교하는 비교기;를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided an internal voltage generator for a memory device having detection means for detecting a voltage level of an internal voltage of the memory device: In such an internal voltage generator, the detection means comprises a plurality of diodes. A transistor connected in series to sense the voltage level of the internal voltage; and a comparator for comparing the voltage level of the internal voltage detected by the detector with the voltage level of the reference voltage of the memory device. It features.

상기 구성에서, 상기 감지기는, 상기 내부전압 수신단자와 접지단자 사이에 직렬로 연결되는 다수의 다이오드형 트랜지스터를 구비하며, 상기 각 다이오드형 트랜지스터의 공통 노드와 상기 감지기의 출력단자가 연결된다.In the above configuration, the detector includes a plurality of diode transistors connected in series between the internal voltage receiving terminal and the ground terminal, and the common node of each diode transistor is connected to the output terminal of the detector.

상기 구성에서, 상기 감지기는, 상기 각 다이오드형 트랜지스터의 저항 비율에 따라 상기 내부전압을 다수의 전압 레벨로 분할하며, 상기 다수의 전압 레벨 중 하나의 전압 레벨이 상기 감지기의 출력단자에 인가된다.In the above configuration, the detector divides the internal voltage into a plurality of voltage levels according to the resistance ratio of each diode type transistor, and one of the plurality of voltage levels is applied to the output terminal of the detector.

상기 구성에서, 상기 다이오드형 트랜지스터는, 소스단자와 기판 전압단자가 공통으로 연결되고, 게이트단자와 드래인단자가 공통으로 연결된 NMOS 트래지스터 로 구성된다.In the above configuration, the diode-type transistor includes an NMOS transistor in which a source terminal and a substrate voltage terminal are commonly connected, and a gate terminal and a drain terminal are commonly connected.

상기 구성에서, 상기 다이오드형 트랜지스터는, 소스단자와 기판 전압단자가 공통으로 연결되고 게이트단자와 드래인단자가 공통으로 연결된 PMOS 트래지스터로 구성된다.In the above configuration, the diode-type transistor includes a PMOS transistor in which a source terminal and a substrate voltage terminal are commonly connected, and a gate terminal and a drain terminal are commonly connected.

(실시예)(Example)

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 메모리 장치용 내부전압 발생장치를 도시한 블럭도이다.3 is a block diagram illustrating an internal voltage generator for a memory device according to the present invention.

본 발명에 따른 메모리 장치용 내부전압 발생장치는, 기준전압 발생부(310), 코아전압 발생부(320), 및 고전압 발생부(330)를 구비한다. 기준전압 발생부(310)는 메모리 장치의 기준전압(Vref)을 발생하며, 그 기준전압(Vref)을 코아전압 발생부(320)와 고전압 발생부(330)에 인가한다. 코아전압 발생부(320)는 레벨 쉬프터(321)와 코아전압 발생수단(322)을 포함한다. 레벨 쉬프터(321)는 기준전압 발생부(310)로부터 수신한 기준전압(Vref)을 레벨 변환하여 제 1 기준전압(Vref1)을 발생하며, 그 제 1 기준전압(Vref1)을 코아전압 발생수단(322)에 전달한다. 코아전압 발생수단(322)은, 상기 제 1 기준전압(Vref1)을 수신하여 코아전압(Vcore)을 발생하며 그 코아전압(Vcore)을 메모리 장치의 내부회로(예를 들어, 감지 증폭기)에 인가한다.The internal voltage generator for a memory device according to the present invention includes a reference voltage generator 310, a core voltage generator 320, and a high voltage generator 330. The reference voltage generator 310 generates a reference voltage Vref of the memory device and applies the reference voltage Vref to the core voltage generator 320 and the high voltage generator 330. The core voltage generator 320 includes a level shifter 321 and a core voltage generator 322. The level shifter 321 level-converts the reference voltage Vref received from the reference voltage generator 310 to generate a first reference voltage Vref1, and converts the first reference voltage Vref1 into a core voltage generating means ( 322). The core voltage generating unit 322 receives the first reference voltage Vref1 to generate a core voltage Vcore and applies the core voltage Vcore to an internal circuit (eg, a sense amplifier) of the memory device. do.

상기 고전압 발생부(330)는 레벨 쉬프터(331), 검출수단(332), 링 오실레이 터(333), 제어수단(334), 및 펌핑수단(335)을 포함한다. 레벨 쉬프터(331)는 기준전압 발생부(310)로부터 수신한 기준전압(Vref)을 레벨 변환하여 제 2 기준전압(Vref2)을 발생하며, 그 제 2 기준전압(Vref2)을 검출수단(332)에 전달한다. 검출수단(332)은 상기 제 2 기준전압(Vref2)과 펌핑수단(335)에서 발생하는 고전압(Vpp)을 수신하며 고전압(Vpp)의 전압 레벨을 검출한다. 검출수단(332)의 출력신호(ppe)는 링 오실레이터(333)에 인가되며, 상기 출력신호(ppe)를 수신한 링 오실레이터(333)는 일정 주기의 펄스신호(osc)를 출력한다. 제어수단(334)는 펄스신호(osc)를 수신하여 상기 펌핑수단(335)의 제어신호를 출력하며, 펌핑수단(335)은 제어신호를 수신하여 고전압(Vpp)을 발생한다. 즉, 펌핑수단(335)은 고전압(Vpp)을 발생하며 그 고전압(Vpp)을 메모리 장치의 내부회로(예를 들어, 워드 라인)에 인가한다.The high voltage generator 330 includes a level shifter 331, a detection means 332, a ring oscillator 333, a control means 334, and a pumping means 335. The level shifter 331 level converts the reference voltage Vref received from the reference voltage generator 310 to generate a second reference voltage Vref2, and detects the second reference voltage Vref2. To pass on. The detection means 332 receives the high voltage Vpp generated by the second reference voltage Vref2 and the pumping means 335 and detects a voltage level of the high voltage Vpp. The output signal ppe of the detecting means 332 is applied to the ring oscillator 333, and the ring oscillator 333 which receives the output signal ppe outputs a pulse signal osc of a predetermined period. The control means 334 receives the pulse signal osc and outputs a control signal of the pumping means 335, and the pumping means 335 receives the control signal to generate a high voltage Vpp. That is, the pumping means 335 generates a high voltage Vpp and applies the high voltage Vpp to an internal circuit (eg, a word line) of the memory device.

이러한 본 발명에 따른 메모리 장치용 내부전압 발생장치에 있어서, 코아전압 발생부(320)와 고전압 발생부(330)는 각각 레벨 쉬프터(321,331)를 구비하며, 그 레벨 쉬프터(321,331)는 기준전압 발생부(310)로부터 수신한 기준전압(Vref)을 각각 다른 전압 레벨을 갖는 제 1 및 제 2 기준전압(Vref1,Vref2)으로 레벨 변환한다. 이렇게 다른 레벨의 제 1 및 제 2 기준전압(Vref1,Vref2)에 의해 코아전압 발생부(320)와 고전압 발생부(330)는 코아전압(Vcore)과 고전압(Vpp)을 발생한다. 그에 따라, 메모리 장치가 요구하는 기준고전압(Vppref)을 조정할 경우, 레벨 쉬프터(331)의 조정을 통해 제 2 기준전압(Vref2)을 조정함으로써 기준고전압(Vppref)의 조정을 수행한다. 또한, 코아전압(Vcore)을 조정할 경우, 레벨 쉬프터(421)의 조정을 통해 제 1 기준전압(Vref1)을 조정함으로써 코아전압(Vcore)의 조정을 수행한다. 코아전압(Vcore) 또는 고전압(Vpp)을 변화를 통해 메모리 장치를 테스트할 경우, 각각의 레벨 쉬프터(321,331)의 조정을 통해 제 1 또는 제 2 기준전압(Vref1,Vref2)을 변화시킴으로써, 코아전압(Vcore)과 고전압(Vpp)은 독립적으로 가변된다.In the internal voltage generator for a memory device according to the present invention, the core voltage generator 320 and the high voltage generator 330 are provided with level shifters 321 and 331, respectively, and the level shifters 321 and 331 generate reference voltages. The reference voltage Vref received from the unit 310 is level-converted into first and second reference voltages Vref1 and Vref2 having different voltage levels, respectively. The core voltage generator 320 and the high voltage generator 330 generate the core voltage Vcore and the high voltage Vpp according to the first and second reference voltages Vref1 and Vref2 having different levels. Accordingly, when adjusting the reference high voltage Vppref required by the memory device, the reference high voltage Vppref is adjusted by adjusting the second reference voltage Vref2 through the adjustment of the level shifter 331. When the core voltage Vcore is adjusted, the core voltage Vcore is adjusted by adjusting the first reference voltage Vref1 by adjusting the level shifter 421. When testing the memory device by changing the core voltage Vcore or the high voltage Vpp, the core voltage is changed by changing the first or second reference voltages Vref1 and Vref2 by adjusting the respective level shifters 321 and 331. (Vcore) and high voltage (Vpp) are independently variable.

도 4는 본 발명에 따른 메모리 장치용 내부전압 발생장치에 있어서, 코아전압 발생부(320)와 고전압 발생부(330)에 구비된 레벨 쉬프터(321,331)를 도시한 회로도이다.4 is a circuit diagram illustrating level shifters 321 and 331 provided in the core voltage generator 320 and the high voltage generator 330 in the internal voltage generator for a memory device according to the present invention.

레벨 쉬프터(321,331)는 비교기(410), 풀업수단(420), 감지기(430), 및 스위칭부(440)를 구비한다. 비교기(410)는 외부전원(Vcc)과 접지단자 사이에 전류 거울(current mirror) 형태로 연결된 PMOS 트랜지스터(P11,P12)와 NMOS 트랜지스터(N11,N12,N13)를 포함한다. 풀업수단(420)은 외부전원(Vcc)에 연결된 PMOS 트랜지스터(P13)를 포함하며, 분배기(430)는 상기 풀업수단(420)의 출력단자와 접지단자 사이에 직렬로 연결된 다수의 저항소자(R11,R12,R13,R14,R15)를 포함한다. 스위칭부(440)는 다수의 스위칭수단(441,442,443,444)을 포함하며, 각 스위칭수단(441, 442,443,444)은 상기 저항소자(R11,R12,R13,R14)의 각 공통 노드와 비교기(410)에 구비된 NMOS 트랜지스터(N12)의 게이트단자 사이에 연결된다.The level shifters 321 and 331 include a comparator 410, a pull-up means 420, a detector 430, and a switching unit 440. The comparator 410 includes PMOS transistors P11 and P12 and NMOS transistors N11, N12 and N13 connected in a form of a current mirror between an external power supply Vcc and a ground terminal. The pull-up means 420 includes a PMOS transistor P13 connected to an external power supply Vcc, and the divider 430 includes a plurality of resistors R11 connected in series between the output terminal and the ground terminal of the pull-up means 420. , R12, R13, R14, and R15). The switching unit 440 includes a plurality of switching means 441, 442, 443, and 444, and each switching means 441, 442, 443, and 444 is provided in each common node of the resistors R11, R12, R13, and R14 and the comparator 410. It is connected between the gate terminals of the NMOS transistor N12.

비교기(410)는 외부전원(Vcc)이 NMOS 트랜지스터(N13)에 인가됨에 따라 인에이블된다. 이렇게 인에이블된 비교기(410)는, 기준전압 발생부(310)로부터 수신한 기준전압(Vref)과 각 저항소자(R11,R12,R13,R14)의 공통 노드 전압 중 스위칭부 (440)에 의해 전달된 하나의 공통 노드 전압을 비교하며, 상기 비교기(410)의 출력신호는 풀업수단(420)에 인가된다. 풀업수단(420)은 비교기(410)의 출력신호에 의해 인에이블되며, 인에이블될 경우 외부전원(Vcc)을 상기 분배기(430)에 전달한다. 분배기(430)는 각 저항소자(R11,R12,R13,R14)의 저항값 비율에 따라 수신한 외부전원(Vcc)를 다수의 전압 레벨로 분할하며, 두 저항소자(R12,R13)의 공통 노드(node11)의 전압이 제 1 및 제 2 기준전압(Vref1,Vref2)이 된다. 스위칭부(440)의 각 스위칭수단(441,442,443,444)은 제 1 및 제 2 기준전압(Vref1,Vref2)의 전압 레벨을 조정하기 위한 조정 신호(tri1,tri2,tri3,tri4)에 의해 인에이블된다. 조정 신호(tri1,tri2,tri3,tri4)에 의해 스위칭수단(441,442,443,444) 중 하나의 스위칭수단이 인에이블되면, 각 저항소자(R11,R12,R13,R14,R15)의 공통 노드 전압 중 하나의 공통 노드 전압이 비교기(410)의 NMOS 트랜지스터(N12)에 인가된다.The comparator 410 is enabled as the external power source Vcc is applied to the NMOS transistor N13. The enabled comparator 410 is switched by the switching unit 440 among the reference voltage Vref received from the reference voltage generator 310 and the common node voltages of the resistors R11, R12, R13, and R14. One common node voltage is compared and the output signal of the comparator 410 is applied to the pull-up means 420. The pull-up means 420 is enabled by the output signal of the comparator 410, and when enabled, delivers an external power source Vcc to the distributor 430. The divider 430 divides the received external power supply Vcc into a plurality of voltage levels according to the resistance value ratios of the resistors R11, R12, R13, and R14, and common nodes of the two resistors R12 and R13. The voltage at node11 becomes the first and second reference voltages Vref1 and Vref2. Each switching means 441, 442, 443, and 444 of the switching unit 440 is enabled by adjustment signals tri1, tri2, tri3, and tri4 for adjusting voltage levels of the first and second reference voltages Vref1 and Vref2. When one of the switching means 441, 442, 443, 444 is enabled by the adjustment signals tri1, tri2, tri3, and tri4, the common voltage of one of the common node voltages of the resistors R11, R12, R13, R14, and R15 is enabled. The node voltage is applied to the NMOS transistor N12 of the comparator 410.

즉, 본 발명에 따른 메모리 장치용 내부전압 발생장치에 있어서, 코아전압 발생부(420)와 고전압 발생부(430)는, 기준전압 발생부(410)로부터 수신한 기준전압(Vref)을 조정 신호(tri1,tri2,tri3,tri4)를 통해 각각 다른 전압 레벨을 갖는 제 1 및 제 2 기준전압(Vref1,Vref2)으로 레벨 변환할 수 있다. 그 결과, 본 발명에 따른 메모리 장치용 내부전압 발생장치는 제 1 및 제 2 기준전압(Vref1,Vref2)의 전압 레벨을 각각 조정할 수 있으며, 그 결과 고전압(Vpp)과 코아전압(Vcore)의 전압 레벨 조정을 독립적으로 수행할 수 있다.That is, in the internal voltage generator for the memory device according to the present invention, the core voltage generator 420 and the high voltage generator 430 adjust the reference voltage Vref received from the reference voltage generator 410 to adjust the signal. Through (tri1, tri2, tri3, tri4), level conversion may be performed to the first and second reference voltages Vref1 and Vref2 having different voltage levels, respectively. As a result, the internal voltage generator for the memory device according to the present invention can adjust the voltage levels of the first and second reference voltages Vref1 and Vref2, respectively, and as a result, the voltages of the high voltage Vpp and the core voltage Vcore. Level adjustment can be performed independently.

도 5는 본 발명에 따른 메모리 장치용 내부전압 발생장치에 있어서, 고전압 발생장치(330)의 검출수단(332)을 도시한 회로도이다.5 is a circuit diagram showing the detection means 332 of the high voltage generator 330 in the internal voltage generator for a memory device according to the present invention.

검출수단(332)은 감지기(510), 비교기(520), 및 인버터(IN11)를 구비한다. 감지기(510)는 고전압(Vpp) 수신단자와 접지단자 사이에 직렬로 연결된 다이오드 형 트랜지스터(511,512)를 포함하며, 각 다이오드형 트랜지스터(511,512)는, 게이트 단자와 드래인 단자가 공통으로 연결되고, 소스 단자와 기판 전압단자가 공통으로 연결된 NMOS 트랜지스터(N17,N18)로 구성된다. 여기서, 다이오드형 트랜지스터(511)의 애노드(anode)는 고전압(Vpp) 수신단자에 연결되고, 캐소드(cathode)는 감지기(510)의 출력단자에 연결되며; 또 다른 다이오드형 트랜지스터(512)의 애노드는 감지기(510)의 출력단자에 연결되고, 캐소드는 접지단자에 연결된다. 즉, 다이오드형 트랜지스터(511,512)는 정바이어스(forward-biased) 상태가 된다. 비교기(520)는 외부전원(Vcc)과 접지단자 사이에 전류 거울(current mirror) 형태로 연결된 PMOS 트랜지스터(P14,P15)와 NMOS 트랜지스터(N14,N15,N16)를 포함한다.The detecting means 332 includes a detector 510, a comparator 520, and an inverter IN11. The detector 510 includes diode transistors 511 and 512 connected in series between a high voltage (Vpp) receiving terminal and a ground terminal. Each diode transistor 511 and 512 has a gate terminal and a drain terminal connected in common. The NMOS transistors N17 and N18 are connected to the source terminal and the substrate voltage terminal in common. Here, an anode of the diode transistor 511 is connected to the high voltage Vpp receiving terminal, and a cathode is connected to the output terminal of the detector 510; The anode of another diode type transistor 512 is connected to the output terminal of the detector 510 and the cathode is connected to the ground terminal. That is, the diode transistors 511 and 512 are in a forward-biased state. The comparator 520 includes PMOS transistors P14 and P15 and NMOS transistors N14, N15 and N16 connected in a form of a current mirror between an external power supply Vcc and a ground terminal.

감지기(510)는 두개의 다이오드형 트랜지스터(511,512)를 통해 감지한 고전압(Vpp)의 전압 레벨을 1/2로 레벨 분할하여 비교기(520)에 구비된 NMOS 트랜지스터(N14)의 게이트 단자에 인가한다. 비교기(520)는 NMOS 트랜지스터(N16)에 외부전원(Vcc)이 인가됨에 따라 인에이블된다. 이렇게 인에이블된 비교기(520)는 감지기(510)로부터 수신한 전압(Vpp/2)의 전압 레벨과 레벨 쉬프터(331)로부터 수신한 제 2 기준전압(Vref2)의 전압 레벨을 비교하며, 인버터(IN11)를 거친 비교기(520)의 출력신호(ppe)는 링 오실레이터(333)에 전달된다.The detector 510 divides the voltage level of the high voltage Vpp sensed by the two diode-type transistors 511 and 512 into half and applies it to the gate terminal of the NMOS transistor N14 included in the comparator 520. . The comparator 520 is enabled when an external power source Vcc is applied to the NMOS transistor N16. The enabled comparator 520 compares the voltage level of the voltage Vpp / 2 received from the detector 510 with the voltage level of the second reference voltage Vref2 received from the level shifter 331. The output signal ppe of the comparator 520 through IN11 is transmitted to the ring oscillator 333.

이러한 본 발명에 따른 메모리 장치용 내부전압 발생장치에 있어서, 고전압 발생부(330)에 구비된 검출수단(332)의 감지기(510)는 다이오드형 트랜지스터(511, 512)를 포함하며, 다이오드형 트랜지스터(511,512)에 의해 고전압(Vpp)의 전압 레벨은 정확한 1/2의 전압 레벨로 분할된다. 다시 말해, 도 2에 도시한 바와 같이 종래의 메모리 장치용 내부전압 발생장치에서의 검출수단(141)은 저항수단(R1,R2, R3,R4)을 통해 검출한 고전압(Vpp)의 전압 레벨을 다수의 전압 레벨로 분할하였던 것과는 달리, 본 발명에 따른 메모리 장치용 내부전압 발생장치에 있어서의 검출수단(332)은 다이오드형 트랜지스터(511,512)를 통해 검출한 고전압(Vpp)의 전압 레벨을 정확한 전압 레벨로 분할한다. 그에 따라, 다이오드형 트랜지스터(511,512)는, 저항수단(R1,R2,R3,R4)에 비해 보다 작은 크기를 가지면서 큰 저항값을 가지는 저항의 역활을 수행하며, 기판과의 커플링 캐패시턴스가 감소되어 커플링 노이즈가 감소한다.In the internal voltage generator for the memory device according to the present invention, the detector 510 of the detection means 332 provided in the high voltage generator 330 includes diode-type transistors 511 and 512, and diode-type transistors. By 511 and 512, the voltage level of the high voltage Vpp is divided into an accurate 1/2 voltage level. In other words, as shown in FIG. 2, the detection means 141 in the conventional internal voltage generator for a memory device measures the voltage level of the high voltage Vpp detected through the resistance means R1, R2, R3, and R4. Unlike the dividing into a plurality of voltage levels, the detection means 332 in the internal voltage generator for the memory device according to the present invention accurately measures the voltage level of the high voltage Vpp detected through the diode-type transistors 511 and 512. Split into levels. Accordingly, the diode-type transistors 511 and 512 have a smaller size than the resistance means R1, R2, R3, and R4, and perform a role of a resistor having a large resistance value, and the coupling capacitance with the substrate is reduced. Coupling noise is reduced.

도 6 내지 도 8은 본 발명에 따른 메모리 장치용 내부전압 발생장치에 있어서, 도 5에 도시한 검출수단(332)의 다른 실시예를 도시한 회로도이다. 이하에서는, 도 5에 도시한 구성 요소 상이한 부분에 대해서만 설명하기로 한다.6 to 8 are circuit diagrams showing another embodiment of the detection means 332 shown in FIG. 5 in the internal voltage generator for the memory device according to the present invention. Hereinafter, only the different parts of the components shown in FIG. 5 will be described.

도 6에 도시한 바와 같이, 검출수단(332)은 감지기(610), 비교기(620), 인버터(IN12)를 구비한다. 상기 감지기(610)는, 2개의 다이오드형 트랜지스터(511, 512)를 구비하며, 감지한 고전압(Vpp)의 전압 레벨을 1/2로 레벨 분할하여 비교기(520)에 인가하였던 도 5에 도시한 검출수단(332)의 감지기(510)와는 달리, 3개의 다이오드형 트랜지스터(611,612,613)를 구비하며, 감지한 고전압(Vpp)의 전압 레벨을 1/3로 레벨 분할하여 비교기(620)에 인가한다. 여기서, 다이오드형 트랜지스터(611,612,613)의 애노드는 고전압(Vpp) 수신단자 쪽에 연결되고, 캐소드는 접지단 자 쪽에 연결된다. 즉, 다이오드형 트랜지스터(611,612,613)는 정바이어스 상태가 된다. 이에 따라, 비교기(620)는 감지기(610)로부터 수신한 전압(Vpp/3)의 전압 레벨과 레벨 쉬프터(331)로부터 수신한 제 2 기준전압(Vref2)의 전압 레벨을 비교하며, 인버터(IN12)를 거친 비교기(620)의 출력신호(ppe)는 링 오실레이터(333)에 전달된다.As shown in FIG. 6, the detection means 332 includes a detector 610, a comparator 620, and an inverter IN12. The detector 610 includes two diode-type transistors 511 and 512, and divides the detected voltage level of the high voltage Vpp into half to apply the voltage to the comparator 520. Unlike the detector 510 of the detector 332, three diode-type transistors 611, 612, and 613 are provided. The voltage level of the detected high voltage Vpp is divided into 1/3 and applied to the comparator 620. Here, the anodes of the diode-type transistors 611, 612, and 613 are connected to the high voltage (Vpp) receiving terminal side, and the cathode is connected to the ground terminal side. That is, the diode transistors 611, 612, and 613 are in a positive bias state. Accordingly, the comparator 620 compares the voltage level of the voltage Vpp / 3 received from the detector 610 with the voltage level of the second reference voltage Vref2 received from the level shifter 331, and the inverter IN12. The output signal ppe of the comparator 620 passed through) is transmitted to the ring oscillator 333.

도 7에 도시한 바와 같이, 검출수단(332)은 감지기(710), 비교기(720), 인버터(IN13)를 구비한다. 상기 감지기(710)는, 2개의 다이오드형 트랜지스터(511, 512)를 구비하며, 수신한 고전압(Vpp)의 전압 레벨을 1/2로 레벨 분할하여 비교기(520)에 인가하였던 도 5에 도시한 검출수단(332)의 감지기(510)와는 달리, 3개의 다이오드형 트랜지스터(711,712,713)를 구비하며, 감지한 고전압(Vpp)의 전압 레벨을 2/3로 레벨 분할하여 비교기(720)에 인가한다. 여기서, 다이오드형 트랜지스터(711,712,713)의 애노드는 고전압(Vpp) 수신단자 쪽에 연결되고, 캐소드는 접지단자 쪽에 연결된다. 즉, 다이오드형 트랜지스터(711,712,713)는 정바이어스 상태가 된다. 이에 따라, 비교기(720)는 감지기(710)로부터 수신한 전압(2Vpp/3)의 전압 레벨과 레벨 쉬프터(331)로부터 수신한 제 2 기준전압(Vref2)의 전압 레벨을 비교하며, 인버터(IN13)를 거친 비교기(720)의 출력신호(ppe)는 링 오실레이터(333)에 전달된다.As shown in FIG. 7, the detection means 332 includes a detector 710, a comparator 720, and an inverter IN13. The detector 710 includes two diode transistors 511 and 512 and divides the voltage level of the received high voltage Vpp into half and applies the comparator 520 to the comparator 520. Unlike the detector 510 of the detector 332, three diode-type transistors 711, 712, 713 are provided. The voltage level of the detected high voltage Vpp is divided into two thirds and applied to the comparator 720. Here, the anodes of the diode-type transistors 711, 712, 713 are connected to the high voltage (Vpp) receiving terminal side, and the cathode is connected to the ground terminal side. That is, the diode transistors 711, 712, 713 are in a positive bias state. Accordingly, the comparator 720 compares the voltage level of the voltage 2Vpp / 3 received from the detector 710 with the voltage level of the second reference voltage Vref2 received from the level shifter 331, and the inverter IN13. The output signal ppe of the comparator 720 passed through) is transmitted to the ring oscillator 333.

도 8에 도시한 바와 같이, 검출수단(332)은 감지기(810), 비교기(820), 인버터(IN14)를 구비한다. 상기 감지기(610)는, 2개의 다이오드형 트랜지스터(511, 512)이 게이트 단자와 드래인 단자가 공통으로 연결되고 소스 단자와 기판 전압단 자가 공통으로 연결된 NMOS 트랜지스터(N17,N18)로 구성되어, 감지한 고전압(Vpp)의 전압 레벨을 1/2로 레벨 분할하여 비교기(520)에 인가하였던 도 5에 도시한 검출수단(332)의 감지기(510)와는 달리, 2개의 다이오드형 트랜지스터(811,812)가 게이트 단자와 드래인 단자가 공통으로 연결되고 소스 단자와 기판 전압단자가 공통으로 연결된 PMOS 트랜지스터(P16,P17)로 구성되어 감지한 고전압(Vpp)의 전압 레벨을 1/2로 레벨 분할하여 비교기(820)에 인가한다. 여기서, 다이오드형 트랜지스터(811,812)의 애노드는 고전압(Vpp) 수신단자 쪽에 연결되고, 캐소드는 접지단자 쪽에 연결된다. 즉, 다이오드형 트랜지스터(811,812)은 정바이어스 상태가 된다. 이에 따라, 비교기(820)는 감지기(810)로부터 수신한 전압(Vpp/2)의 전압 레벨과 레벨 쉬프터(331)로부터 수신한 제 2 기준전압(Vref2)의 전압 레벨을 비교하며, 인버터(IN14)를 거친 비교기(820)의 출력신호(ppe)는 링 오실레이터(333)에 전달된다.As shown in FIG. 8, the detection means 332 includes a detector 810, a comparator 820, and an inverter IN14. The detector 610 is composed of NMOS transistors N17 and N18 in which two diode transistors 511 and 512 have a gate terminal and a drain terminal connected in common, and a source terminal and a substrate voltage terminal connected in common. Unlike the detector 510 of the detecting means 332 shown in FIG. 5, which divided the voltage level of the detected high voltage Vpp into 1/2 and applied the comparator 520, two diode transistors 811 and 812. Is composed of PMOS transistors (P16, P17) in which the gate terminal and the drain terminal are connected in common, and the source terminal and the board voltage terminal are connected in common. 820. Here, the anodes of the diode-type transistors 811 and 812 are connected to the high voltage (Vpp) receiving terminal side, and the cathode is connected to the ground terminal side. That is, the diode transistors 811 and 812 are in a positive bias state. Accordingly, the comparator 820 compares the voltage level of the voltage Vpp / 2 received from the detector 810 with the voltage level of the second reference voltage Vref2 received from the level shifter 331, and the inverter IN14. The output signal ppe of the comparator 820 is transmitted to the ring oscillator 333.

도 5 내지 도 8에 도시한 본 발명에 따른 메모리 장치용 내부전압 발생장치의 검출수단(332)에 있어서, 검출수단(332)의 감지기(510,610,710,810)가 다이오드형 트랜지스터를 2개 또는 3개를 구비하는 것에 관하여 설명하였지만, 감지기가 m(m=2,3,4,…)개의 다이오드형 트랜지스터를 구비하며, 상기 m개의 다이오드형 트랜지스터의 각 공통 노드를 감지기의 출력단자와 연결함에 따라, 감지기는 수신한 고전압(Vpp)의 전압 레벨을 n/m(n=1,…,m-1)로 레벨 분할하여 비교기에 인가한다. 이러한 본 발명에 따른 메모리 장치용 내부전압 발생장치의 검출수단(332)은, m개의 다이오드형 트랜지스터에 의해 감지한 고전압(Vpp)의 전압 레벨을 다수의 전압 레벨(1/m,2/m,…,(m-1)/m)로 분할한다. 그에 따라, 다이오드형 트랜지스터는, 저항수단(R1,R2,R3,R4)에 비해 보다 작은 크기를 가지면서 큰 저항값을 가지는 저항의 역활을 수행하며, 기판과의 커플링 캐패시턴스가 감소되어 커플링 노이즈가 감소한다. 아울러, 검출수단(332)은 다이오드형 트랜지스터를 통해 감지한 고전압(Vpp)의 전압 레벨을 정확한 저항비로 분할함으로써, 제 2 기준전압(Vref2)가 일정 레벨을 유지할 경우 정확한 고전압(Vpp)의 전압 레벨을 검출할 수 있다.In the detecting means 332 of the internal voltage generator for a memory device shown in Figs. 5 to 8, the detectors 510, 610, 710 and 810 of the detecting means 332 are provided with two or three diode transistors. As described above, as the detector includes m (m = 2, 3, 4, ...) diode transistors and connects each common node of the m diode transistors to the output terminal of the detector, The voltage level of the received high voltage Vpp is divided into n / m (n = 1, ..., m-1) and applied to the comparator. The detection means 332 of the internal voltage generation device for a memory device according to the present invention, the voltage level of the high voltage (Vpp) sensed by the m diode-type transistors to a plurality of voltage levels (1 / m, 2 / m, ..., (m-1) / m). Accordingly, the diode-type transistor has a smaller size than the resistance means R1, R2, R3, and R4, and performs a role of a resistor having a large resistance value, and the coupling capacitance with the substrate is reduced, thereby coupling. Noise is reduced. In addition, the detection unit 332 divides the voltage level of the high voltage Vpp sensed by the diode-type transistor into an accurate resistance ratio, so that when the second reference voltage Vref2 maintains a constant level, the voltage level of the correct high voltage Vpp is maintained. Can be detected.

도 9는 본 발명에 따른 메모리 장치용 내부전압 발생장치에 있어서, 고전압 발생부(330)의 링 오실레이터(333)를 도시한 회로도이다.9 is a circuit diagram illustrating a ring oscillator 333 of the high voltage generator 330 in the internal voltage generator for a memory device according to the present invention.

링 오실레이터(333)는 낸드 게이트(ND11)와 다수의 인버터(IN15,IN16,IN17, IN18,IN19,IN20)를 구비하며, 상기 낸드 게이트(ND11)와 다수의 인버터(IN15,IN16, IN17,IN18,IN19,IN20)는 링 형태로 연결된다. 이러한 링 오실레이터(333)는 검출수단(332)의 출력신호(ppe)를 수신하며, 상기 출력신호(ppe)가 하이 레벨일 경우에는 일정 주기의 펄스신호(osc)를 제어수단(334)에 전달한다.The ring oscillator 333 includes a NAND gate ND11 and a plurality of inverters IN15, IN16, IN17, IN18, IN19, and IN20, and the NAND gate ND11 and a plurality of inverters IN15, IN16, IN17, and IN18. , IN19, IN20 are connected in the form of a ring. The ring oscillator 333 receives the output signal ppe of the detection means 332, and transmits a pulse signal osc of a predetermined period to the control means 334 when the output signal ppe is at a high level. do.

도 10은 본 발명에 따른 메모리 장치용 내부전압 발생장치에 있어서, 고전압 발생부(330)의 제어수단(334)의 회로를 도시한 도면이고, 도 11은 링 오실레이터(333)로부터 수신한 펄스신호(osc)에 따른 제어수단(334)의 출력 파형을 도시한 파형도이다.FIG. 10 is a circuit diagram of the control means 334 of the high voltage generator 330 in the internal voltage generator for a memory device according to the present invention, and FIG. 11 is a pulse signal received from the ring oscillator 333. It is a waveform diagram showing the output waveform of the control means 334 according to osc.

제어수단(334)은 다수의 낸드 게이트(ND12,ND13) 및 인터(IN21,IN22,IN23, IN24,IN25,IN26,IN27,IN28)를 구비하며, 링 오실레이터(333)로부터 펄스신호(osc)를 수신하여 출력신호(p1,p2,g1,g2)를 펌핑수단(335)에 인가한다.The control means 334 includes a plurality of NAND gates ND12 and ND13 and inters IN21, IN22, IN23, IN24, IN25, IN26, IN27, and IN28, and receives the pulse signal osc from the ring oscillator 333. It receives and applies the output signal (p1, p2, g1, g2) to the pumping means (335).

도 12는 본 발명에 따른 메모리 장치용 내부전압 발생장치에 있어서, 고전압 생부(330)의 펌핑수단(335)을 도시한 회로도이다.12 is a circuit diagram showing the pumping means 335 of the high voltage generator 330 in the internal voltage generator for a memory device according to the present invention.

펌핑수단(335)은 다수의 캐패시터수단(910,920,930,940), 다수의 NMOS 트랜지스터(N19,N20,N21) 및 PMOS 트랜지스터(P18,P19)를 구비한다. 이러한 펌핑수단(335)은 제어수단(334)으로부터 출력신호(p1,p2,g1,g2)를 수신하여 펌핑 동작을 수행하며, 펌핑 동작에 의해 외부전원(Vcc)의 전압 레벨이 상승된 고전압(Vpp)을 발생한다. 일예로, 제어수단(334)으로부터 2개의 출력신호(p1,g2)는 하이 레벨이고 나머지 2개의 출력신호(p2,g1)는 로우 레벨의 신호를 펌핑수단(335)이 수신할(t1∼t2) 경우, 하이 레벨의 출력신호(p1,g2)에 의해 제 1 및 제 4 캐패시터수단(910, 940)은 전하를 충전하며, 제 1 캐패시터수단(910)은 충전한 전하를 PMOS 트랜지스터(P18,P19)에 인가하고, 제 4 캐패시터수단(940)은 충전한 전하를 NMOS 트랜지스터(N21)에 인가한다. 한편, 로우 레벨의 출력신호(p2,g1)에 의해 제 2 및 제 3 캐패시터수단(920,930)은 전하를 방전하며, 제 3 캐패시터수단(930)은 NMOS 트랜지스터(N20)을 턴오프시킨다. 그 결과, 제 4 캐패시터수단(940)으로부터 인가된 전하에 의해 NMOS 트랜지스터(N21)가 턴온됨에 따라 PMOS 트랜지스터(P18)가 턴온되어 제 1 캐패시터수단(910)으로부터 인가된 전하는 고전압(Vpp) 출력단자에 전달된다.The pumping means 335 includes a plurality of capacitor means 910, 920, 930, 940, a plurality of NMOS transistors N19, N20, N21, and PMOS transistors P18, P19. The pumping means 335 receives the output signals p1, p2, g1, g2 from the control means 334 to perform a pumping operation, and the high voltage at which the voltage level of the external power supply Vcc is increased by the pumping operation. Vpp). For example, the two output signals p1 and g2 from the control means 334 are high level and the remaining two output signals p2 and g1 are low level to be received by the pumping means 335 (t1 to t2). In this case, the first and fourth capacitor means 910 and 940 charge the charge by the high level output signals p1 and g2, and the first capacitor means 910 charges the charged charge by the PMOS transistors P18 and G2. The fourth capacitor means 940 applies the charged electric charge to the NMOS transistor N21. On the other hand, the second and third capacitor means 920 and 930 discharge electric charges by the low level output signals p2 and g1, and the third capacitor means 930 turns off the NMOS transistor N20. As a result, as the NMOS transistor N21 is turned on by the charge applied from the fourth capacitor means 940, the PMOS transistor P18 is turned on and the electric charge applied from the first capacitor means 910 is applied to the high voltage (Vpp) output terminal. Is passed on.

다음, 제어수단(334)으로부터 2개의 출력신호(p2,g1)는 하이 레벨이고 나머지 2개의 출력신호(p1,g2)는 로우 레벨의 신호를 펌핑수단(335)이 수신할(t3∼t4) 경우에는, 제 2 및 제 3 캐패시터수단(920,930)이 전하를 충전하며, 제 2 캐패시터수단(920)은 충전한 전하를 고전압(Vpp) 출단자에 전달한다.Next, from the control means 334, the two output signals p2 and g1 are high level and the remaining two output signals p1 and g2 are received by the pumping means 335 (t3 to t4). In this case, the second and third capacitor means 920 and 930 charge the charge, and the second capacitor means 920 transfers the charged charge to the high voltage (Vpp) initiator.

펌핑수단(335)이 전술한 동작을 반복적으로 수행함에 따라, 고전압(Vpp)은 외부전원(Vcc)보다 높은 전압 레벨을 갖는다.As the pumping means 335 repeatedly performs the above-described operation, the high voltage Vpp has a higher voltage level than the external power supply Vcc.

도 13은 본 발명에 따른 메모리 장치용 내부전압 발생장치와 종래의 메모리 장치용 내부전압 발생장치에 있어서, 고전압 발생부(140,330)가 출력하는 고전압(Vpp)을 도시한 파형도이다.FIG. 13 is a waveform diagram illustrating a high voltage Vpp output by the high voltage generators 140 and 330 in an internal voltage generator for a memory device and a conventional internal voltage generator for a memory device.

본 발명의 고전압 발생부(330)는 다이오드형 트랜지스터을 구비한 검출수단(332)에 의해 고전압(Vpp)을 수신함에 따라, 커플링 노이즈가 감소한다. 그 결과, 본 발명에 따른 검출수단(332)의 동작 속도가 종래 검출수단(141)의 동작 속도 보다 빠르며, 그 결과, 본 발명의 고전압 발생부(330)가 출력하는 고전압(Vpp1)의 전압 레벨이 종래의 고전압 발생부(130)가 출력하는 고전압(Vpp2)의 전압 레벨 보다 더 안정적이다.As the high voltage generator 330 of the present invention receives the high voltage Vpp by the detection means 332 including the diode-type transistor, the coupling noise is reduced. As a result, the operating speed of the detecting means 332 according to the present invention is faster than the operating speed of the conventional detecting means 141. As a result, the voltage level of the high voltage Vpp1 output by the high voltage generating part 330 of the present invention. It is more stable than the voltage level of the high voltage Vpp2 output by the conventional high voltage generator 130.

본 발명의 상기한 바와 같은 구성에 따라, 검출수단의 크기 및 동작 속도를 향상시킴으로써, 메모리 장치의 크기를 감소시킬수 있으며, 안정된 레벨의 내부전압을 메모리 장치에 공급할 수 있다. 아울러, 각각 독립적으로 레벨 변환된 기준전압을 내부전압 발생수단에 인가함으로써, 내부전압의 조정 및 메모리 장치의 테스트를 용이하게 수행할 수 있다.According to the configuration as described above of the present invention, the size of the memory device can be reduced by improving the size and operating speed of the detection means, and a stable level of internal voltage can be supplied to the memory device. In addition, by independently applying the level-converted reference voltage to the internal voltage generating means, it is possible to easily adjust the internal voltage and test the memory device.

본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.While the invention has been shown and described with reference to specific embodiments, the invention is not so limited, and it is to be understood that the invention is capable of various modifications without departing from the spirit or field of the invention as set forth in the claims below. It will be readily apparent to one of ordinary skill in the art that modifications and variations can be made.

Claims (7)

삭제delete 각각 다른 전압 레벨을 갖는 제 1 및 제 2 내부전압을 발생하는 제 1 및 제 2 내부전압 발생부를 구비한 메모리 장치용 내부전압 발생장치에 있어서,An internal voltage generator for a memory device having first and second internal voltage generators for generating first and second internal voltages having different voltage levels, respectively, 상기 제 1 내부전압 발생부는, 기준전압을 레벨 변환하여 제 1 기준전압을 발생하는 제 1 레벨 쉬프터;와 상기 제 1 기준전압을 수신하여 상기 제 1 내부전압을 발생하는 제 1 전압 발생수단;을 포함하며,The first internal voltage generator may include: a first level shifter for level converting a reference voltage to generate a first reference voltage; and first voltage generator for receiving the first reference voltage to generate the first internal voltage; Include, 상기 제 2 내부전압 발생부는, 상기 기준전압을 레벨 변환하여 제 2 기준전압을 발생하는 제 2 레벨 쉬프터;와 상기 제 2 기준전압을 수신하여 상기 제 2 내부전압을 발생하는 제 2 전압 발생수단;을 포함하며,The second internal voltage generation unit may include: a second level shifter for level converting the reference voltage to generate a second reference voltage, and second voltage generation means for receiving the second reference voltage to generate the second internal voltage; Including; 상기 제 1 전압 발생수단은 상기 제 1 내부전압을 메모리 장치의 감지 증폭기에 인가하고, 상기 제 2 전압 발생수단은 상기 제 2 내부전압을 상기 메모리 장치의 워드 라인에 인가하는 것을 특징으로 하는 메모리 장치용 내부전압 발생장치.Wherein the first voltage generating means applies the first internal voltage to the sense amplifier of the memory device, and the second voltage generating means applies the second internal voltage to the word line of the memory device. Internal voltage generator for 메모리 장치의 내부전압의 전압 레벨을 검출하는 검출수단을 구비한 메모리 장치용 내부전압 발생장치에 있어서,An internal voltage generator for a memory device, comprising: detecting means for detecting a voltage level of an internal voltage of the memory device; 상기 검출수단은,The detection means, 다수의 다이오드형 트랜지스터가 직렬로 연결되어 상기 내부전압의 전압 레벨을 감지하는 감지기;와A plurality of diode-type transistors connected in series to detect a voltage level of the internal voltage; and 상기 감지기를 통해 검출된 상기 내부전압의 전압 레벨과 상기 메모리 장치의 기준전압의 전압 레벨을 비교하는 비교기;를 포함하는 것을 특징으로 하는 메모리 장치용 내부전압 발생장치.And a comparator for comparing the voltage level of the internal voltage detected by the detector with the voltage level of the reference voltage of the memory device. 제 3 항에 있어서,The method of claim 3, wherein 상기 감지기는, 상기 내부전압 수신단자와 접지단자 사이에 직렬로 연결되는 다수의 다이오드형 트랜지스터를 구비하며, 상기 각 다이오드형 트랜지스터의 공통 노드와 상기 감지기의 출력단자가 연결되는 것을 특징으로 하는 메모리 장치용 내부전압 발생장치.The detector includes a plurality of diode transistors connected in series between the internal voltage receiving terminal and the ground terminal, and a common node of each diode transistor and an output terminal of the detector are connected to each other. Internal voltage generator. 제 4 항에 있어서,The method of claim 4, wherein 상기 감지기는, 상기 각 다이오드형 트랜지스터의 저항 비율에 따라 상기 내부전압을 다수의 전압 레벨로 분할하며, 상기 다수의 전압 레벨 중 하나의 전압 레벨이 상기 감지기의 출력단자에 인가되는 것을 특징으로 하는 메모리 장치용 내부전압 발생장치.The sensor divides the internal voltage into a plurality of voltage levels according to the resistance ratio of each diode transistor, and a voltage level of one of the plurality of voltage levels is applied to an output terminal of the detector. Internal voltage generator for the device. 제 3 항에 있어서,The method of claim 3, wherein 상기 다이오드형 트랜지스터는, 소스단자와 기판 전압단자가 공통으로 연결되고, 게이트단자와 드래인단자가 공통으로 연결된 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 메모리 장치용 내부전압 발생장치.The diode transistor includes an NMOS transistor having a source terminal and a substrate voltage terminal connected in common, and a gate terminal and a drain terminal connected in common. 제 3 항에 있어서,The method of claim 3, wherein 상기 다이오드형 트랜지스터는, 소스단자와 기판 전압단자가 공통으로 연결되고 게이트단자와 드래인단자가 공통으로 연결된 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 메모리 장치용 내부전압 발생장치.The diode-type transistor is an internal voltage generator for a memory device, characterized in that the source terminal and the substrate voltage terminal is connected in common, the gate terminal and the drain terminal is composed of a common PMOS transistor.
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