KR100639022B1 - Method for fabricating the semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 41
- 229920005591 polysilicon Polymers 0.000 claims abstract description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 11
- 239000010703 silicon Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 238000000059 patterning Methods 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 7
- 150000002500 ions Chemical class 0.000 claims abstract description 7
- 230000000694 effects Effects 0.000 abstract description 12
- 238000000137 annealing Methods 0.000 abstract description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 abstract description 5
- -1 LDD ions Chemical class 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 238000006731 degradation reaction Methods 0.000 abstract description 4
- 230000005684 electric field Effects 0.000 abstract description 4
- 238000000151 deposition Methods 0.000 abstract description 3
- 238000002955 isolation Methods 0.000 abstract description 3
- 238000001039 wet etching Methods 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 abstract description 2
- 230000006866 deterioration Effects 0.000 description 4
- 230000002411 adverse Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 실리콘 기판 위에 소자격리 공정 및 웰 공정을 진행하는 단계; 게이트 산화막과 제1 폴리 실리콘막을 순차적으로 형성하는 단계; 상기 제1 폴리 실리콘막 위에 마스크 패턴을 형성하여 패터닝하는 단계; 소스/드레인 접합을 형성을 위해 LDD 이온을 주입하는 단계; 상기 제1 폴리 실리콘막을 습식식각으로 제거하고, LPCVD 방식으로 제2 폴리 실리콘막을 증착하는 단계; 상기 제2 폴리 실리콘막을 식각하여 게이트의 밑면을 사다리 형태로 만드는 단계; 상기 사다리 형태의 게이트 양측에 스페이서를 형성하고, 상기 스페이서 외측의 실리콘 기판에 불순물 이온을 주입하는 단계; 상기 구조물 위에 살리사이드를 증착한 후 어닐링 공정을 하는 단계 및 상기 어닐링 공정 후 ILD 및 배선공정을 하는 단계로 이루어짐에 기술적 특징이 있고, 게이트를 패터닝한 후, 얕은 접합을 형성하여 전기장을 감소시켜 소자 열화를 방지하기 위한 LDD를 폴리 실리콘 게이트 옆에 형성함으로써 핫 캐리어 효과를 억제하고 단채널 효과를 줄이는 효과가 있다.The present invention relates to a method for manufacturing a semiconductor device, comprising: performing a device isolation process and a well process on a silicon substrate; Sequentially forming a gate oxide film and a first polysilicon film; Forming and patterning a mask pattern on the first polysilicon layer; Implanting LDD ions to form a source / drain junction; Removing the first polysilicon film by wet etching and depositing a second polysilicon film by LPCVD; Etching the second polysilicon layer to form a bottom surface of the gate in a ladder shape; Forming spacers on both sides of the ladder-shaped gate and implanting impurity ions into the silicon substrate outside the spacer; After the salicide is deposited on the structure, the annealing process is performed, and the ILD and the wiring process are performed after the annealing process, and the technical characteristics are formed. After patterning the gate, a shallow junction is formed to reduce the electric field. By forming the LDD next to the polysilicon gate to prevent degradation, there is an effect of suppressing the hot carrier effect and reducing the short channel effect.
사다리 형태, 폴리 실리콘막, 비등방성 식각Ladder form, polysilicon film, anisotropic etching
Description
도 1a 및 도 1b는 종래의 폴리 실리콘 게이트 제조 방법을 나타내는 공정 단면도이다.1A and 1B are cross-sectional views illustrating a conventional polysilicon gate manufacturing method.
도 1c는 종래의 폴리 실리콘 게이트를 나타내는 단면도이다.1C is a cross-sectional view showing a conventional polysilicon gate.
도 2a 내지 도 2d는 본 발명에 따른 사다리형 폴리 실리콘 게이트 제조 방법을 나타내는 공정 단면도이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a ladder-type polysilicon gate according to the present invention.
도 2e는 본 발명에 따른 사다리형 폴리 실리콘 게이트를 나타내는 단면도이다.2E is a cross-sectional view illustrating a ladder-type polysilicon gate according to the present invention.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 자세하게는 소자 열화를 방지하기 위해 얇게 도핑된 드레인(Lightly Doped Drain)을 폴리 실리콘막 옆에 형성시키는 사다리형 폴리 실리콘 게이트 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a ladder-type polysilicon gate in which a thinly doped drain is formed next to a polysilicon film to prevent device deterioration.
최근 들어 반도체 소자의 대용량 고집적화 추세에 따라 반도체 소자들은 점 점 더 소형화가 요구되고 있다. 즉, 반도체 기술이 첨단으로 웨이퍼 사이즈가 커지는 반면, 칩내의 반도체 소자의 밀도 또한 증가하여 소오스/드레인간 유효 채널의 길이가 점점 줄어들게 되는데, 이와 같은 칩 밀도 증가에 따른 유효 채널길이의 감소는 터널링(Tunneling), 펀치쓰루(Punch-Through) 등과 같은 여러 가지 쇼트 채널로 인한 역효과를 유발시키게 된다.Recently, with the trend of high integration of semiconductor devices, semiconductor devices are increasingly required to be smaller in size. In other words, while semiconductor technology is advanced in wafer size, the density of semiconductor devices in a chip is also increased, so that the effective channel length between source and drain is gradually reduced. Tunneling, Punch-Through, etc. will cause adverse effects from various short channels.
이를 위해 종래 MOSFET는 채널 길이의 감소에 따라 발생하는 여러 가지 쇼트 채널로 인한 역효과를 해소하기 위해 스케일링 룰에 따라 VDD, 접합 깊이(Junction Depth), 게이트 산화막의 두께(Thickness) 등을 함께 스케일링해 왔으나 채널 길이의 감소에 비해 VDD가 덜 스케일링되어 핫 캐리어 투사(Hot Carrier Injection)에 의한 소자 열화가 큰 문제가 되어왔다.To this end, conventional MOSFETs have scaled together VDD, junction depth, and gate oxide thickness in accordance with scaling rules to solve the adverse effects of various short channels caused by the reduction of channel length. VDD is less scaled compared to the reduction in channel length, and device degradation due to hot carrier injection has been a major problem.
도 1a 및 도 1b는 종래의 폴리 실리콘 게이트 제조 방법을 나타내는 공정 단면도이다. 도 1a에 도시된 바와 같이, 게이트(10)를 패터닝한 게이트(10) 양 옆으로 얇게 도핑된 드레인 이온을 주입하여 얕은 접합(Shallow Junction)(20)을 형성한다.1A and 1B are cross-sectional views illustrating a conventional polysilicon gate manufacturing method. As shown in FIG. 1A, a
상기 LDD는 전기장(Electric Field)을 감소시켜 소자 열화를 방지한다. LDD 이온의 주입량은 1E13atoms/cm3~5E14atoms/cm3로 실시한다. LDD 접합의 깊이는 얕게 형성시켜야 단채널 효과를 억제할 수 있으므로 접합 깊이가 중요한 문제이다.The LDD reduces an electric field to prevent device deterioration. The implantation amount of LDD ion is 1E13 atoms / cm 3 to 5E14 atoms / cm 3 . Since the depth of the LDD junction must be shallow, the short channel effect can be suppressed, so the junction depth is an important problem.
도 1b에 도시된 바와 같이, LDD 접합을 형성한 후, 실리콘 기판 전면에 LPCVD(Low Pressure Chemical Vapour Deposition) 방식으로 질화막(Nitride)(미도시)을 증착한다. As shown in FIG. 1B, after the LDD junction is formed, a nitride film (not shown) is deposited on the silicon substrate by a low pressure chemical vapor deposition (LPCVD) method.
이후, 비등방성 식각(Anisolropic Reactive Ion Etch, RIE)을 실시하여 게이트 양측벽에 스페이서(30)를 형성한다. 상기 스페이서(30)를 형성한 후 소스/드레인 접합을 형성하기 위해 이온을 주입한다.Subsequently, anisotropic etching is performed to form
도 1c는 종래의 폴리 실리콘 게이트를 나타내는 단면도이다. 도 1c를 참조하면, LDD 형성을 위해 게이트 양측면에 얕은 이온을 주입하는데 LDD 접합이 게이트(10)와 충분하게 오버랩(Overlap)되지 않는다. 또한, 의도적으로 오버랩을 충분하게 하기 위해 열공정으로 LDD 접합을 확산시키면 상기 열공정에 의한 문턱전압의 변화와 확산에 의해 LDD의 저항이 증가하고, 단채널 효과가 발생하는 문제를 발생시킨다. 1C is a cross-sectional view showing a conventional polysilicon gate. Referring to FIG. 1C, the LDD junction is not sufficiently overlapped with the
또한, 소자의 신뢰성 측면에서는 LDD 영역이 충분하게 게이트 가장자리와 오버랩이 되지 않으면 핫 캐리어 효과가 증가하여 소자의 열화를 가져오게 되어 LDD 영역이 충분하게 게이트와 오버랩이 되지 않는 문제점이 있었다.In addition, in terms of the reliability of the device, if the LDD region does not sufficiently overlap with the gate edge, the hot carrier effect is increased, resulting in deterioration of the device, so that the LDD region does not sufficiently overlap with the gate.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 게이트를 패터닝한 후, 얕은 접합을 형성하여 전기장을 감소시켜 소자 열화를 방지하기 위한 LDD를 폴리 실리콘 게이트 옆에 형성시켜 소자 열화를 방지하는 사다리형 폴리 실리콘 게이트 제조 방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the above-mentioned disadvantages and problems of the prior art, and after patterning the gate, forming a shallow junction to reduce the electric field to form an LDD next to the polysilicon gate to prevent device degradation It is an object of the present invention to provide a method for manufacturing a ladder-type polysilicon gate to prevent device deterioration.
본 발명의 상기 목적은 실리콘 기판 위에 소자격리 공정 및 웰 공정을 진행하는 단계; 게이트 산화막과 제1 폴리 실리콘막을 순차적으로 형성하는 단계; 상기 제1 폴리 실리콘막 위에 마스크 패턴을 형성하여 패터닝하는 단계; 소스/드레인 접합을 형성을 위해 LDD 이온을 주입하는 단계; 상기 제1 폴리 실리콘막을 습식식각으로 제거하고, LPCVD 방식으로 제2 폴리 실리콘막을 증착하는 단계; 상기 제2 폴리 실리콘막을 식각하여 게이트의 밑면을 사다리 형태로 만드는 단계; 상기 사다리 형태의 게이트 양측에 스페이서를 형성하고, 상기 스페이서 외측의 실리콘 기판에 불순물 이온을 주입하는 단계; 상기 구조물 위에 살리사이드를 증착한 후 어닐링 공정을 하는 단계 및 상기 어닐링 공정 후 ILD 및 배선공정을 하는 단계를 포함하여 이루어진 반도체 소자의 제조 방법에 의해 달성된다.The object of the present invention is to perform a device isolation process and a well process on a silicon substrate; Sequentially forming a gate oxide film and a first polysilicon film; Forming and patterning a mask pattern on the first polysilicon layer; Implanting LDD ions to form a source / drain junction; Removing the first polysilicon film by wet etching and depositing a second polysilicon film by LPCVD; Etching the second polysilicon layer to form a bottom surface of the gate in a ladder shape; Forming spacers on both sides of the ladder-shaped gate and implanting impurity ions into the silicon substrate outside the spacer; And depositing a salicide on the structure and performing an annealing process and then performing an ILD and wiring process after the annealing process.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2a 내지 도 2d는 본 발명에 따른 사다리형 폴리 실리콘 게이트 제조 방법을 나타내는 공정 단면도이다. 도 2a에 도시된 바와 같이, 실리콘 기판 위에 소자격리 공정 및 웰 공정을 진행하여 소정 두께의 게이트 산화막을 형성한 후, 상기 게이트 산화막 위에 제1 폴리 실리콘막을 증착한다. 2A to 2D are cross-sectional views illustrating a method of manufacturing a ladder-type polysilicon gate according to the present invention. As shown in FIG. 2A, a device isolation process and a well process are performed on a silicon substrate to form a gate oxide film having a predetermined thickness, and then a first polysilicon film is deposited on the gate oxide film.
이후, 상기 제1 폴리 실리콘막 위에 게이트 형성용 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용한 포토리소그라피 및 식각 공정을 통하여 패터닝하여 게이트(102)를 형성한다. 이후, 소스/드레인 접합을 형성을 위해 LDD 이온을 주입하여 LDD 접합(100)을 만든다.Thereafter, a gate pattern mask pattern is formed on the first polysilicon layer, and the
도 2b에 도시된 바와 같이, 게이트(102) 표면에 있는 제1 폴리 실리콘막을 습식식각으로 제거하고, 대기중에 지체함이 없이 LPCVD 방식으로 제2 폴리 실리콘막(115)을 증착한다. 상기 제2 폴리 실리콘막(115)의 두께는 LDD 영역과 오버랩을 원하는 길이로 정한다. 이는 오버랩 길이를 조절하는 자유도, 즉 공정 제어를 용이하게 한다. As shown in FIG. 2B, the first polysilicon film on the surface of the
도 2c에 도시된 바와 같이, 제2 폴리 실리콘막(115)을 RIE(Reactive Ion Etch) 방식의 비등방성 식각을 실시하여 게이트(102)의 측면에 제2 폴리실리콘 패턴(117)을 형성하여 게이트 구조물(119)을 형성한다. 이때, 게이트(102) 및 제2 폴리실리콘 패턴(117)로 이루어진 게이트 구조물(119)는 밑면이 LDD 영역과 오버랩된 사다리꼴 형태를 갖고 이로 인해 LDD 영역의 밑면은 게이트 구조물의 제2 폴리 실리콘 패턴과 충분히 오버랩이 된다.As shown in FIG. 2C, the
도 2d에 도시된 바와 같이, 사다리 형태의 게이트 구조물(119)의 측면에 스페이서(120)를 형성하고, 스페이서(120) 외측의 실리콘 기판에 불순물을 이온주입 공정을 진행하여 소스 및 드레인을 형성한다. 이후, 어닐 공정을 실시하여 상기 구조물 위에 살리사이드(Salicide)를 증착한다. 마지막으로 ILD(Insulating Layer Dielectric) 및 배선공정 등을 통하여 공정을 완료한다.As shown in FIG. 2D, a
도 2e는 본 발명에 따른 사다리형 폴리 실리콘 게이트를 나타내는 단면도이다. 도 2e에 도시된 바와 같이, 오버랩의 길이가 늘어나 게이트 밑면의 가장자리 영역과 LDD 접합에 충분한 오버랩이 된다.2E is a cross-sectional view illustrating a ladder-type polysilicon gate according to the present invention. As shown in FIG. 2E, the length of the overlap is increased to provide a sufficient overlap for the LDD junction with the edge region of the bottom surface of the gate.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to the preferred embodiments as described above, it is not limited to the above embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.
따라서, 본 발명의 반도체 소자의 제조 방법은 게이트를 패터닝한 후, 얕은 접합을 형성하여 전기장을 감소시켜 소자 열화를 방지하기 위한 LDD를 폴리 실리콘 게이트 옆에 형성함으로써 핫 캐리어 효과를 억제하고 단채널 효과를 줄이는 효과가 있다.Therefore, in the method of manufacturing a semiconductor device of the present invention, after patterning the gate, a shallow junction is formed to form an LDD next to the polysilicon gate to reduce the electric field to prevent device degradation, thereby suppressing the hot carrier effect and short channel effect. Has the effect of reducing
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040115618A KR100639022B1 (en) | 2004-12-29 | 2004-12-29 | Method for fabricating the semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040115618A KR100639022B1 (en) | 2004-12-29 | 2004-12-29 | Method for fabricating the semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060076988A KR20060076988A (en) | 2006-07-05 |
| KR100639022B1 true KR100639022B1 (en) | 2006-10-26 |
Family
ID=37169120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040115618A KR100639022B1 (en) | 2004-12-29 | 2004-12-29 | Method for fabricating the semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100639022B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000269505A (en) * | 1999-03-16 | 2000-09-29 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture |
| JP2002222947A (en) * | 2001-01-29 | 2002-08-09 | Mitsubishi Electric Corp | Semiconductor device and manufacturing method therefor |
-
2004
- 2004-12-29 KR KR1020040115618A patent/KR100639022B1/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000269505A (en) * | 1999-03-16 | 2000-09-29 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture |
| JP2002222947A (en) * | 2001-01-29 | 2002-08-09 | Mitsubishi Electric Corp | Semiconductor device and manufacturing method therefor |
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|---|---|
| KR20060076988A (en) | 2006-07-05 |
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