KR100636483B1 - Transistor and fabrication method thereof and light emitting display - Google Patents

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Abstract

본 발명은 트랜지스터의 금속층 간의 정전기를 방지할 수 있도록 한 트랜지스터와 그의 구동방법 및 발광 표시장치에 관한 것이다.The present invention relates to a transistor, a driving method thereof, and a light emitting display device capable of preventing static electricity between metal layers of the transistor.

본 발명에 따른 발광 표시장치는 적어도 하나의 제 1 금속층과, 상기 제 1 금속층과 교차하여 형성된 제 2 금속층과, 상기 적어도 하나의 제 1 금속층과 상기 제 2 금속층의 교차 영역에 인접하도록 형성되는 발광소자와, 상기 발광소자를 발광시키기 위한 적어도 하나의 트랜지스터를 포함하는 화소회로를 구비하고, 상기 제 2 금속층은 상기 트랜지스터에 포함된 반도체층의 안쪽에 위치하여, 상기 반도체층의 폭 내에 중첩되도록 형성된다. 이러한 구성에 의하여, 본 발명은 소스/드레인 금속층과 게이트 금속층의 교차 영역에 형성되는 트랜지스터의 반도체층의 폭을 소스/드레인 금속층의 폭보다 넓게 형성함으로써 소스/드레인 금속층이 반도체층의 안쪽에 위치하게 된다. 이에 따라, 본 발명은 반도체층의 그레인과 패턴 에지에서의 팁으로 인해 발생되는 게이트 금속층의 팁이 소스/드레인 금속층과의 중첩부분이 없으므로 게이트 금속층과 소스/드레인 금속층 사이에서의 정전기를 방지할 수 있다.The light emitting display device according to the present invention is a light emitting device which is formed to be adjacent to an intersection area of at least one first metal layer, a second metal layer formed to intersect the first metal layer, and the at least one first metal layer and the second metal layer. And a pixel circuit including at least one transistor for emitting light of the light emitting device, wherein the second metal layer is positioned inside the semiconductor layer included in the transistor so as to overlap the width of the semiconductor layer. do. By such a configuration, the present invention forms the width of the semiconductor layer of the transistor formed at the intersection region of the source / drain metal layer and the gate metal layer to be wider than the width of the source / drain metal layer so that the source / drain metal layer is positioned inside the semiconductor layer. do. Accordingly, the present invention prevents the static electricity between the gate metal layer and the source / drain metal layer because the tip of the gate metal layer generated by the tip at the grain edge and the pattern edge of the semiconductor layer does not have an overlap with the source / drain metal layer. have.

Description

트랜지스터와 그의 제조방법 및 발광 표시장치{TRANSISTOR AND FABRICATION METHOD THEREOF AND LIGHT EMITTING DISPLAY} Transistors, manufacturing methods thereof, and light-emitting display devices {TRANSISTOR AND FABRICATION METHOD THEREOF AND LIGHT EMITTING DISPLAY}             

도 1은 일반적인 발광 표시장치의 화소를 나타내는 회로도.1 is a circuit diagram illustrating a pixel of a general light emitting display device.

도 2는 도 1에 도시된 발광소자를 발광시키기 위한 파형을 나타내는 파형도.FIG. 2 is a waveform diagram showing waveforms for emitting light from the light emitting device shown in FIG. 1; FIG.

도 3은 도 1에 도시된 화소를 나타내는 평면도.3 is a plan view illustrating a pixel illustrated in FIG. 1;

도 4는 도 3에 도시된 A부분을 확대하여 상세하게 나타내는 도면.4 is an enlarged view of a portion A shown in FIG. 3 in detail.

도 5는 도 4에 도시된 Ⅴ-Ⅴ'선의 절단면을 SEM(Scanning Electron Microscopy)으로 촬영한 사진.FIG. 5 is a photograph taken by SEM (Scanning Electron Microscopy) of the cut plane of the VV ′ line shown in FIG. 4. FIG.

도 6은 반도체층과 게이트 금속층간에 정전기로 인한 게이트 절연막의 파괴를 SEM으로 촬영한 사진.6 is a SEM photograph of destruction of the gate insulating film due to static electricity between the semiconductor layer and the gate metal layer.

도 7은 본 발명의 실시 예에 따른 발광 표시장치를 나타내는 평면도.7 is a plan view illustrating a light emitting display device according to an exemplary embodiment of the present invention.

도 8은 도 7에 도시된 B부분을 확대하여 상세하게 나타내는 도면.FIG. 8 is an enlarged view of a portion B shown in FIG. 7 in detail. FIG.

도 9는 도 8에 도시된 Ⅸ-Ⅸ'선의 절단면을 SEM으로 촬영한 사진.FIG. 9 is a photograph taken by SEM of the cut line of the VIII-VIII 'line shown in FIG. 8; FIG.

도 10a 내지 10c는 도 8에 도시된 Ⅹ-Ⅹ'선을 따라 절단한 트랜지스터의 제조방법을 단계적으로 나타내는 단면도.10A to 10C are cross-sectional views illustrating a method of manufacturing a transistor cut along the line 'VIII' shown in FIG. 8.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11 : 화소 40 : 화소회로11 pixel 40 pixel circuit

50, 150 : 반도체층 56, 156 : 제 1 금속층50, 150 semiconductor layer 56, 156 first metal layer

58, 158 : 제 2 금속층 59, 159 : 밴딩부58, 158: second metal layer 59, 159: bending part

100 : 기판 102 : 버퍼층100 substrate 102 buffer layer

본 발명은 트랜지스터와 그의 구동방법 및 발광 표시장치에 관한 것으로, 특히 트랜지스터의 금속층 간의 정전기를 방지할 수 있도록 한 트랜지스터와 그의 구동방법 및 발광 표시장치에 관한 것이다.The present invention relates to a transistor, a driving method thereof, and a light emitting display device. More particularly, the present invention relates to a transistor, a driving method thereof, and a light emitting display device capable of preventing static electricity between metal layers of the transistor.

최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시패널(Plasma Display Panel) 및 발광 표시장치(Light Emitting Display) 등이 있다.Recently, various flat panel displays have been developed to reduce weight and volume, which are disadvantages of cathode ray tubes. The flat panel display includes a liquid crystal display, a field emission display, a plasma display panel, a light emitting display, and the like.

평판표시장치 중 발광 표시장치는 전자와 정공의 재결합으로 형광물질을 발광시키는 자발광소자이다. 이러한, 발광 표시장치는 구동방식에 따라 수동(Passive) 발광 표시장치와 능동(Active) 발광 표시장치로 나뉘어진다. 이 발광 표시장치는 액정 표시장치와 같이 별도의 광원을 필요로 하는 수동형 발광소자 에 비하여 음극선관과 같은 빠른 응답속도를 가지는 장점을 갖고 있다.Among the flat panel displays, a light emitting display is a self-light emitting device that emits a fluorescent material by recombination of electrons and holes. Such a light emitting display device is classified into a passive light emitting display device and an active light emitting display device according to a driving method. This light emitting display device has an advantage of having a fast response speed, such as a cathode ray tube, compared to a passive light emitting device that requires a separate light source like a liquid crystal display device.

도 1을 참조하면, 일반적인 발광 표시장치의 화소(11)는 주사선(S)에 선택신호가 인가될 때 선택되고, 데이터선(D)에 공급되는 데이터 신호에 상응하는 빛을 발생하게 된다.Referring to FIG. 1, a pixel 11 of a typical light emitting display device is selected when a selection signal is applied to the scan line S, and generates light corresponding to a data signal supplied to the data line D. FIG.

이를 위해, 각 화소(11)는 데이터선(D)과 주사선(S)의 교차 영역에서 제 1 전원(VDD)과 제 1 전원(VDD)보다 낮은 전압레벨의 제 2 전원(VSS) 사이에 배치되는 유기발광소자(OLED)와, 데이터선(D)과 주사선(S)에 접속되어 유기발광소자(OLED)를 발광시키기 위한 화소회로(40)를 구비한다.To this end, each pixel 11 is disposed between the first power source VDD and the second power source VSS having a voltage level lower than that of the first power source VDD at the intersection of the data line D and the scan line S. FIG. And a pixel circuit 40 connected to the data line D and the scan line S to emit the organic light emitting element OLED.

유기발광소자(OLED)의 애노드 전극은 화소회로(40)에 접속되고, 캐소드 전극은 제 2 전원(VSS)에 접속된다. 그리고 유기발광소자(OLED)는 애노드 전극과 캐소드 전극 사이에 형성된 발광층(Emitting Layer : EML), 전자 수송층(Electron Transport Layer : ETL) 및 정공 수송층(Hole Transport Layer : HTL)을 포함한다. 또한, 유기발광소자(OLED)는 전자 주입층(Electron Injection Layer : EIL)과 정공 주입층(Hole Injection Layer : HIL)을 추가적으로 포함할 수 있다. 이러한, 유기발광소자(OLED)에서 애노드 전극과 캐소드 전극 사이에 전압을 인가하면 캐소드 전극으로부터 발생된 전자는 전자 주입층 및 전자 수송층을 통해 발광층 쪽으로 이동하고, 애노드 전극으로부터 발생된 정공은 정공 주입층 및 정공 수송층을 통해 발광층 쪽으로 이동한다. 이에 따라, 발광층에서는 전자 수송층과 정공 수송층으로부터 공급되어진 전자와 정공이 충돌하여 재결합함에 의해 빛이 발생하게 된다.The anode electrode of the organic light emitting element OLED is connected to the pixel circuit 40, and the cathode electrode is connected to the second power source VSS. The organic light emitting diode (OLED) includes an emission layer (EML), an electron transport layer (ETL), and a hole transport layer (HTL) formed between the anode electrode and the cathode electrode. In addition, the organic light emitting diode OLED may further include an electron injection layer (EIL) and a hole injection layer (HIL). In the organic light emitting diode OLED, when a voltage is applied between the anode electrode and the cathode electrode, electrons generated from the cathode electrode move to the light emitting layer through the electron injection layer and the electron transport layer, and holes generated from the anode electrode are transferred to the hole injection layer. And move toward the light emitting layer through the hole transport layer. Accordingly, in the light emitting layer, light is generated by collision between electrons and holes supplied from the electron transporting layer and the hole transporting layer and recombination.

화소회로(40)는 제 1 전원(VDD)과 유기발광소자(OLED) 사이에 배치된 구동 트랜지스터(Q5)와, N번째(단, N은 양의 정수) 주사선(Sn)과 데이터선(D)에 접속된 제 1 트랜지스터(Q1)와, 제 1 트랜지스터(Q1)와 제 1 전원(VDD) 및 제 N-1 주사선(Sn-1)에 접속된 제 2 트랜지스터(Q2)와, 제 N-1 주사선(Sn-1)과 구동 트랜지스터(Q5)의 게이트 전극과 드레인 전극 사이에 접속된 제 3 트랜지스터(Q3)와, 제 N-1 주사선(Sn-1)과 구동 트랜지스터(Q5)의 드레인 전극 및 유기발광소자(OLED)의 애노드 전극 사이에 접속된 제 4 트랜지스터(Q4)와, 제 1 및 제 2 트랜지스터(Q1, Q2) 각각의 드레인 전극에 접속된 제 1 노드(N1)와 제 1 전원(VDD) 사이에 접속된 스토리지 커패시터(Cst)와, 제 1 노드(N1)와 구동 트랜지스터(Q5)의 게이트 전극 사이에 접속된 보상용 커패시터(Cvth)를 구비한다. 여기서, 제 1 내지 제 3 트랜지스터(Q1, Q2, Q3)와 구동 트랜지스터(Q5)는 P 타입 트랜지스터이고, 제 4 트랜지스터(Q4)는 N 타입 트랜지스터이다.The pixel circuit 40 includes the driving transistor Q5 disposed between the first power supply VDD and the organic light emitting diode OLED, the Nth (where N is a positive integer) scan line Sn and the data line D. ), The first transistor Q1 connected to the second transistor Q1, the first transistor Q1, the first power supply VDD and the second transistor Q2 connected to the N-1 scan line Sn-1, The third transistor Q3 connected between the first scan line Sn-1 and the gate electrode and the drain electrode of the driving transistor Q5, and the drain electrode of the N-1 scan line Sn-1 and the driving transistor Q5. And a fourth transistor Q4 connected between the anode electrode of the organic light emitting diode OLED, a first node N1 and a first power supply connected to the drain electrodes of each of the first and second transistors Q1 and Q2. A storage capacitor Cst connected between the VDDs and a compensation capacitor Cvth connected between the first node N1 and the gate electrode of the driving transistor Q5. Here, the first to third transistors Q1, Q2, and Q3 and the driving transistor Q5 are P-type transistors, and the fourth transistor Q4 is an N-type transistor.

제 1 트랜지스터(Q1)의 게이트 전극은 제 N 주사선(Sn)에 접속되고, 소스 전극은 데이터선(D)에 접속됨과 아울러 드레인 전극은 제 1 노드(N1)에 접속된다. 이러한, 제 1 트랜지스터(Q1)는 제 N 주사선(Sn)에 공급되는 선택신호에 응답하여 데이터선(D)으로부터의 데이터 신호를 제 1 노드(N1)에 공급한다.The gate electrode of the first transistor Q1 is connected to the Nth scan line Sn, the source electrode is connected to the data line D, and the drain electrode is connected to the first node N1. The first transistor Q1 supplies the data signal from the data line D to the first node N1 in response to the selection signal supplied to the Nth scan line Sn.

제 2 트랜지스터(Q2)의 게이트 전극은 제 N-1 주사선(Sn-1)에 접속되고, 소스 전극은 제 1 전원(VDD)에 접속됨과 아울러 드레인 전극은 제 2 노드(N2)에 접속된다. 이러한, 제 2 트랜지스터(Q2)는 제 N-1 주사선(Sn-1)에 공급되는 선택신호에 응답하여 제 1 전원(VDD)으로부터의 전압을 제 1 노드(N1)에 공급한다.The gate electrode of the second transistor Q2 is connected to the N-th scan line Sn-1, the source electrode is connected to the first power source VDD, and the drain electrode is connected to the second node N2. The second transistor Q2 supplies the voltage from the first power supply VDD to the first node N1 in response to the selection signal supplied to the N-1 scan line Sn-1.

제 3 트랜지스터(Q3)의 게이트 전극은 제 N-1 주사선(Sn-1)에 접속되고, 소 스 전극은 구동 트랜지스터(Q5)의 게이트 전극에 접속됨과 아울러 구동 트랜지스터(Q5)의 출력단인 제 2 노드(N2)에 접속된다. 이러한, 제 3 트랜지스터(Q3)는 제 N-1 주사선(Sn-1)에 공급되는 선택신호에 응답하여 구동 트랜지스터(Q5)의 게이트 전극을 제 2 노드(N2)에 접속시켜 구동 트랜지스터(Q5)를 다이오드 형태로 연결시킨다.The gate electrode of the third transistor Q3 is connected to the N-th scan line Sn-1, the source electrode is connected to the gate electrode of the driving transistor Q5, and is the second output terminal of the driving transistor Q5. It is connected to the node N2. The third transistor Q3 connects the gate electrode of the driving transistor Q5 to the second node N2 in response to the selection signal supplied to the N-th scan line Sn-1, thereby driving the driving transistor Q5. Is connected in the form of a diode.

스토리지 커패시터(Cst)는 제 N 주사선(Sn)에 선택신호가 공급되는 구간에 제 1 트랜지스터(Q1)를 경유하여 제 1 노드(N1) 상에 공급되는 데이터 신호에 대응되는 전압을 저장한 후, 제 1 트랜지스터(Q1)가 오프되면 구동 트랜지스터(Q5)의 온 상태를 한 프레임 동안 유지시키게 된다.The storage capacitor Cst stores a voltage corresponding to the data signal supplied to the first node N1 via the first transistor Q1 in a section where the selection signal is supplied to the Nth scan line Sn. When the first transistor Q1 is turned off, the on state of the driving transistor Q5 is maintained for one frame.

보상용 커패시터(Cvth)는 제 N-1 주사선(Sn-1)에 선택신호가 공급되는 구간에 제 1 전원(VDD)을 이용하여 구동 트랜지스터(Q5)의 문턱전압(Vth)에 상응하는 전압을 저장한다. 즉, 보상용 커패시터(Cvth)는 제 2 및 제 3 트랜지스터(Q2, Q3)가 턴-온되는 구간에 구동 트랜지스터(Q5)의 문턱전압(Vth)을 보상하기 위한 보상전압을 저장하게 된다.The compensating capacitor Cvth receives a voltage corresponding to the threshold voltage Vth of the driving transistor Q5 by using the first power supply VDD during a period in which the selection signal is supplied to the N-1 scan line Sn-1. Save it. That is, the compensation capacitor Cvth stores the compensation voltage for compensating the threshold voltage Vth of the driving transistor Q5 in the period where the second and third transistors Q2 and Q3 are turned on.

구동 트랜지스터(Q5)의 게이트 전극은 제 3 트랜지스터(Q3)의 소스 전극과 보상용 커패시터(Cvth)에 접속되고, 소스 전극은 제 1 전원(VDD)에 접속됨과 아울러 드레인 전극은 제 4 트랜지스터(Q4)에 접속된다. 이러한, 구동 트랜지스터(Q5)는 자신의 게이트 전극에 공급되는 전압에 따라 제 1 전원(VDD)으로부터 공급되는 자신의 소스 전극과 드레인 전극간의 전류를 조절하여 제 4 트랜지스터(Q4)에 공급한다.The gate electrode of the driving transistor Q5 is connected to the source electrode and the compensation capacitor Cvth of the third transistor Q3, the source electrode is connected to the first power supply VDD, and the drain electrode is connected to the fourth transistor Q4. ) Is connected. The driving transistor Q5 adjusts the current between its source electrode and the drain electrode supplied from the first power supply VDD according to the voltage supplied to its gate electrode and supplies it to the fourth transistor Q4.

제 4 트랜지스터(Q4)의 게이트 전극은 제 N-1 주사선(Sn-1)에 접속되고, 소스 전극은 제 2 노드(N2)에 접속됨과 아울러 드레인 전극은 유기발광소자(OLED)의 애노드 전극에 접속된다. 이러한, 제 4 트랜지스터(Q4)는 제 N-1 주사선(Sn-1)에 공급되는 하이 레벨의 선택신호에 따라 구동 트랜지스터(Q5)로부터 공급되는 전류를 유기발광소자(OLED)에 공급함으로써 유기발광소자(OLED)를 발광시키게 된다. 한편, 제 4 트랜지스터(Q4)는 제 N-1 주사선(Sn-1)에 로우 레벨의 선택신호가 공급되는 구간에서는 구동 트랜지스터(Q5)와 유기발광소자(OLED) 사이의 전류패스를 차단한다.The gate electrode of the fourth transistor Q4 is connected to the N-1 scan line Sn-1, the source electrode is connected to the second node N2, and the drain electrode is connected to the anode electrode of the organic light emitting diode OLED. Connected. The fourth transistor Q4 emits organic light by supplying a current supplied from the driving transistor Q5 to the organic light emitting diode OLED according to a high level selection signal supplied to the N-1 scan line Sn-1. The device OLED is made to emit light. On the other hand, the fourth transistor Q4 cuts off the current path between the driving transistor Q5 and the organic light emitting diode OLED in a section where the low-level selection signal is supplied to the N-1 scan line Sn-1.

이러한, 화소(11)의 구동을 도 2와 결부하여 설명하면 다음과 같다.The driving of the pixel 11 will be described with reference to FIG. 2 as follows.

도 2에 도시된 바와 같이 제 N-1 주사선(Sn-1)에 로우 상태의 선택신호(SS)가 공급됨과 동시에 제 N 주사선(Sn)에 하이 상태의 선택신호(SS)가 공급되는 T1 구간에서는 제 2 및 제 3 트랜지스터(Q2, Q3)가 턴-온되고, 제 1 트랜지스터(Q1)는 오프 상태가 된다. 이때, 제 4 트랜지스터(Q4)는 제 N-1 주사선(Sn-1)에 공급되는 로우 상태의 선택신호에 의해 턴-오프된다. 이로 인하여, 구동 트랜지스터(Q5)는 제 3 트랜지스터(Q3)의 턴-온에 의해 다이오드 기능을 수행하게 되고, 구동 트랜지스터(Q5)의 게이트-소스 간 전압은 자신의 문턱전압(Vth)이 될 때까지 변하게 된다. 이에 따라, 보상용 커패시터(Cvth)는 구동 트랜지스터(Q5)의 문턱전압(Vth)에 상응하는 보상 전압을 저장하게 된다.As illustrated in FIG. 2, a T1 section in which a selection signal SS in a low state is supplied to the N-1th scan line Sn-1 and a selection signal SS in a high state is supplied to the Nth scan line Sn. In this case, the second and third transistors Q2 and Q3 are turned on and the first transistor Q1 is turned off. In this case, the fourth transistor Q4 is turned off by the selection signal of the low state supplied to the N-1 scan line Sn-1. Accordingly, the driving transistor Q5 performs a diode function by turning on the third transistor Q3, and when the gate-source voltage of the driving transistor Q5 becomes its threshold voltage Vth. Will change. Accordingly, the compensation capacitor Cvth stores the compensation voltage corresponding to the threshold voltage Vth of the driving transistor Q5.

이어서, 제 N-1 주사선(Sn-1)에 하이 상태의 선택신호(SS)가 공급됨과 동시에 제 N 주사선(Sn)에 로우 상태의 선택신호(SS)가 공급되는 T2 구간에서는 제 2 및 제 3 트랜지스터(Q2, Q3)가 턴-오프되고, 제 1 트랜지스터(Q1)가 턴-온된다. 이로 인하여, 데이터선(D)에 공급되는 데이터 신호는 제 1 트랜지스터(Q1)를 경유하여 제 1 노드(N1)에 공급된다. 이에 따라, 구동 트랜지스터(Q5)의 게이트 전극에는 제 1 노드(N1)의 전압의 변동값(Vdata-VDD)과 보상용 커패시터(Cvth)에 저장된 보상전압이 더해진 전압이 공급된다. 이때, 스토리지 커패시터(Cst)는 제 1 노드(N1)의 전압 변동값을 저장하게 된다. 이러한, T2 구간에서 구동 트랜지스터(Q5)의 게이트-소스 전압(Vgs)은 아래의 수학식 1과 같게 된다.Subsequently, in the T2 section in which the selection signal SS in the high state is supplied to the N-1 scan line Sn-1 and the selection signal SS in the low state is supplied to the Nth scan line Sn-1, the second and the second signals are provided. The three transistors Q2 and Q3 are turned off and the first transistor Q1 is turned on. Thus, the data signal supplied to the data line D is supplied to the first node N1 via the first transistor Q1. Accordingly, the gate electrode of the driving transistor Q5 is supplied with the voltage plus the variation value Vdata-VDD of the voltage of the first node N1 and the compensation voltage stored in the compensation capacitor Cvth. In this case, the storage capacitor Cst stores the voltage variation value of the first node N1. In the T2 section, the gate-source voltage Vgs of the driving transistor Q5 is expressed by Equation 1 below.

Vgs=Vth+Vdata-VDDVgs = Vth + Vdata-VDD

여기서, VDD는 공급전압, Vdata는 데이터 신호 및 Vth는 구동 TFT(DT)의 문턱전압이다.Here, VDD is a supply voltage, Vdata is a data signal, and Vth is a threshold voltage of the driving TFT DT.

또한, T2 구간에서 제 4 트랜지스터(Q4)는 제 N-1 주사선(Sn-1)에 하이 상태의 선택신호(SS)에 의해 턴-온된다. 이때, 구동 트랜지스터(Q5)는 제 1 노드(N1)의 전압 변동값과 보상용 커패시터(Cvth)에 저장된 보상전압이 더해진 전압에 의해 턴-온되어 보상된 데이터 신호에 상응하는 전류를 제 4 트랜지스터(Q4)에 공급한다. 따라서 유기발광소자(OLED)는 제 4 트랜지스터(Q4)를 경유하여 구동 트랜지스터(Q5)로부터 공급되는 전류에 의해 발광하여 화상을 표시하게 된다.In addition, in the period T2, the fourth transistor Q4 is turned on by the selection signal SS in the high state to the N-1 scan line Sn-1. At this time, the driving transistor Q5 is turned on by the voltage added with the voltage variation value of the first node N1 and the compensation voltage stored in the compensation capacitor Cvth, and the fourth transistor generates a current corresponding to the compensated data signal. It supplies to (Q4). Therefore, the organic light emitting diode OLED emits light by the current supplied from the driving transistor Q5 via the fourth transistor Q4 to display an image.

그런 다음, 제 N 주사선(Sn)에 하이 상태의 선택신호(SS)가 공급되는 T2 구간 이후에서는 스토리지 커패시터(Cst)에 저장된 데이터 신호에 대응되는 전압에 의해 구동 트랜지스터(Q5)의 온(ON) 상태가 유지됨으로써 유기발광소자(OLED)는 한 프레임 기간 동안 발광하여 화상을 표시하게 된다.Then, after the T2 section in which the selection signal SS in the high state is supplied to the Nth scan line Sn, the driving transistor Q5 is turned on by a voltage corresponding to the data signal stored in the storage capacitor Cst. As the state is maintained, the organic light emitting diode OLED emits light for one frame period to display an image.

이와 같은, 종래의 발광 표시장치는 보상용 커패시터(Cvth)와 제 2 및 제 3 트랜지스터(Q2, Q3)를 이용하여 각 화소(11)에 형성되는 구동 트랜지스터(Q5)의 문턱전압(Vth)이 서로 다르더라도 구동 트랜지스터(Q5)의 문턱전압(Vth)을 보상함으로써 유기발광소자(OLED)에 공급되는 전류를 일정하게 하여 화소(11)의 위치에 따른 휘도를 균일하게 할 수 있다.In the conventional light emitting display device, the threshold voltage Vth of the driving transistor Q5 formed in each pixel 11 is reduced by using the compensation capacitor Cvth and the second and third transistors Q2 and Q3. Although different from each other, the threshold voltage Vth of the driving transistor Q5 may be compensated to make the current supplied to the organic light emitting diode OLED constant so that the luminance according to the position of the pixel 11 may be uniform.

한편, 일반적인 발광 표시장치는 제조 공정의 불균일성에 의해 생기는 트랜지스터의 문턱전압(Vth)의 편차, 특히 구동 트랜지스터(Q5)의 문턱전압(Vth)의 편차로 인한 각 화소(11) 간의 휘도 불균일 현상이 발생하게 된다. 이에 따라, 종래의 발광 표시장치의 각 화소(11)는 상술한 바와 같이 보상용 커패시터(Cvth) 및 제 2 내지 제 4 트랜지스터(Q2, Q3, Q4)를 이용하여 구동 트랜지스터(Q5)의 문턱전압(Vth)을 보상하게 된다. 이에 따라, 종래의 발광 표시장치는 각 화소(11) 마다 5개의 트랜지스터(Q1, Q2, Q3, Q4, Q5)와 2개의 커패시터(Cvth, Cst)를 포함하게 되므로 개구율이 감소하는 문제점이 있다.On the other hand, in the general light emitting display device, the luminance unevenness between the pixels 11 due to the variation of the threshold voltage Vth of the transistor caused by the nonuniformity of the manufacturing process, in particular, the variation of the threshold voltage Vth of the driving transistor Q5 is caused. Will occur. Accordingly, each pixel 11 of the conventional light emitting display device uses the compensation capacitor Cvth and the second to fourth transistors Q2, Q3, and Q4 as described above, and thus the threshold voltage of the driving transistor Q5. To compensate for (Vth). Accordingly, the conventional light emitting display device includes five transistors Q1, Q2, Q3, Q4, and Q5 and two capacitors Cvth and Cst for each pixel 11, thereby reducing the aperture ratio.

이에 따라, 종래의 발광 표시장치는 도 3에 도시된 바와 같이 각 화소(11)에 형성되는 주사선(Sn), 데이터선(D), 제 1 전원선(VDD) 및 트랜지스터(Q1, Q2, Q3, Q4, Q5)의 소스/드레인 전극의 일부를 중첩시켜 형성함으로써 각 화소(11)의 개구율을 넓히기 된다. 이러한, 종래의 발광 표시장치는 신호선들을 중첩시켜 형성하여 개구율을 증가시킬 수 있는 반면에 신호선들의 중첩되는 부분에서 정전기가 발생하는 문제점이 있다.Accordingly, in the conventional light emitting display device, as illustrated in FIG. 3, a scan line Sn, a data line D, a first power line VDD, and transistors Q1, Q2, and Q3 are formed in each pixel 11. By forming a part of the source / drain electrodes of Q4 and Q5 by overlapping, the aperture ratio of each pixel 11 is increased. In the conventional light emitting display device, the aperture ratio may be increased by overlapping signal lines, whereas static electricity may be generated at overlapping portions of the signal lines.

구체적으로, 도 4 및 도 5에 도시된 바와 같이 트랜지스터의 반도체층(50)을 폴리 실리콘으로 형성하는 경우에, 폴리 실리콘은 그레인 경계(grain boundary)의 구조가 불균일하여 그 표면에 팁(Tip)(52)이 형성됨으로써 에칭시 에지 테이퍼가 불균일하게 형성된다. 이로 인하여, 반도체층(50) 상에 형성되는 게이트 절연막(54) 및 게이트 금속층(56) 역시 불균일하게 형성된다. 특히, 반도체층(50)의 그레인 경계로 인하여 에지 부분에 형성된 팁(52)으로 인하여 게이트 금속층(56)에도 팁(Tip)이 형성되게 된다. 또한, 종래의 발광 표시장치의 각 화소에서 제 1 금속층(56)은 반도체층(50)과 중첩되는 부분에서 밴딩부(59)가 형성된다. 즉, 반도체층(50)과 제 1 금속층(56)의 중첩부분에서 제 1 금속층(56)의 선폭이 다르게 된다. 이에 따라, 반도체층(50)의 에지부가 소스/드레인 금속층(58)에 중첩되도록 형성될 경우 반도체층(50)의 팁(52)에 의하여 게이트 금속층(56)에 팁이 발생하여 게이트 금속층(56)의 에지부에 전류가 집중되어 소스/드레인 금속층(58) 사이에서 정전기가 발생하게 된다. 따라서, 종래의 발광 표시장치에서는 게이트 금속층(56)과 소스/드레인 금속층(58)간의 정전기로 인하여 도 6에 도시된 바와 같이 소스/드레인 금속층(58)과 게이트 금속층(56) 사이의 절연막(57)이 파괴(70)되는 현상이 발생하게 된다.Specifically, in the case where the semiconductor layer 50 of the transistor is formed of polysilicon as shown in FIGS. 4 and 5, the polysilicon has a non-uniform structure of grain boundaries so that a tip is formed on the surface thereof. 52 is formed so that the edge taper is unevenly formed during etching. For this reason, the gate insulating film 54 and the gate metal layer 56 formed on the semiconductor layer 50 are also nonuniformly formed. In particular, the tip 52 is formed on the gate metal layer 56 due to the tip 52 formed at the edge portion due to the grain boundary of the semiconductor layer 50. Further, in each pixel of the conventional light emitting display device, a bending portion 59 is formed at a portion where the first metal layer 56 overlaps with the semiconductor layer 50. That is, the line width of the first metal layer 56 is different at the overlapping portion of the semiconductor layer 50 and the first metal layer 56. Accordingly, when the edge portion of the semiconductor layer 50 is formed to overlap the source / drain metal layer 58, a tip is generated in the gate metal layer 56 by the tip 52 of the semiconductor layer 50, so that the gate metal layer 56 is formed. The current is concentrated at the edge portion of the C) so that static electricity is generated between the source / drain metal layer 58. Accordingly, in the conventional light emitting display device, the insulating film 57 between the source / drain metal layer 58 and the gate metal layer 56 is shown in FIG. 6 due to the static electricity between the gate metal layer 56 and the source / drain metal layer 58. ) Is destroyed 70 is generated.

따라서, 본 발명의 목적은 트랜지스터의 금속층 간의 정전기를 방지할 수 있도록 한 트랜지스터와 그의 구동방법 및 발광 표시장치를 제공하는데 있다.
Accordingly, an object of the present invention is to provide a transistor, a driving method thereof, and a light emitting display device capable of preventing static electricity between metal layers of the transistor.

상기 목적을 달성하기 위하여, 본 발명의 실시 예에서는 적어도 하나의 제 1 금속층과, 상기 제 1 금속층과 교차하여 형성된 제 2 금속층과, 상기 적어도 하나의 제 1 금속층과 상기 제 2 금속층의 교차 영역에 인접하도록 형성되는 발광소자와, 상기 발광소자를 발광시키기 위한 적어도 하나의 트랜지스터를 포함하는 화소회로를 구비하고, 상기 제 2 금속층은 상기 트랜지스터에 포함된 반도체층의 안쪽에 위치하여, 상기 반도체층의 폭 내에 중첩되도록 형성된 발광표시장치를 제공한다. In order to achieve the above object, according to an embodiment of the present invention, at least one first metal layer, a second metal layer formed to intersect the first metal layer, and an intersection region of the at least one first metal layer and the second metal layer are provided. And a pixel circuit including adjacent light emitting devices and at least one transistor for emitting light of the light emitting devices, wherein the second metal layer is located inside a semiconductor layer included in the transistor, Provided is a light emitting display device formed to overlap within a width.

상기 발광 표시장치에서 상기 반도체층과 상기 제 1 금속층의 중첩부분에서 상기 제 1 금속층의 선폭은 일정하게 유지된다.In the light emitting display device, a line width of the first metal layer is kept constant at an overlapping portion of the semiconductor layer and the first metal layer.

상기 발광 표시장치에서 상기 트랜지스터는 상기 반도체층 상에 형성되는 제 1 절연층와, 상기 제 1 절연층 상에 형성되는 게이트 금속층과, 상기 게이트 금속층 상에 형성되는 제 2 절연층와, 상기 제 2 절연층 상에 형성되는 소스/드레인 금속층을 더 포함한다.In the light emitting display device, the transistor includes a first insulating layer formed on the semiconductor layer, a gate metal layer formed on the first insulating layer, a second insulating layer formed on the gate metal layer, and the second insulating layer. It further comprises a source / drain metal layer formed on.

상기 발광 표시장치에서 상기 제 1 금속층은 상기 게이트 금속층이다.In the light emitting display device, the first metal layer is the gate metal layer.

상기 발광 표시장치에서 상기 제 2 금속층은 상기 소스/드레인 금속층이다.In the light emitting display device, the second metal layer is the source / drain metal layer.

상기 발광 표시장치에서 상기 화소회로는 상기 제 1 금속층으로 형성된 전원선과 상기 발광소자 사이에 접속되는 구동 트랜지스터와, 제 1 단자가 제 1 노드에 접속되며 제 2 단자가 상기 구동 트랜지스터의 게이트 단자에 접속된 제 1 커패시터와, 상기 제 1 금속층으로 형성된 제 1 주사선에 공급되는 제 1 선택신호에 의해 제어되며 상기 제 2 금속층으로 형성된 데이터선과 상기 제 1 노드에 접속된 제 1 트랜지스터와, 상기 제 1 금속층으로 형성된 제 2 주사선에 공급되는 제 2 선택신호에 의해 제어되며 상기 제 1 노드와 상기 전원선 사이에 접속된 제 2 트랜지스터와, 상기 제 2 선택신호에 의해 제어되며 상기 구동 트랜지스터의 게이트와 상기 구동 트랜지스터의 출력단인 제 2 노드에 접속된 제 3 트랜지스터와, 상기 제 2 선택신호에 의해 제어되며 상기 제 2 노드와 상기 발광소자의 애노드 전극에 접속된 제 4 트랜지스터와, 상기 제 1 노드와 상기 전원선 사이에 접속된 제 2 커패시터를 포함한다.In the light emitting display device, the pixel circuit includes a driving transistor connected between a power line formed of the first metal layer and the light emitting element, a first terminal connected to a first node, and a second terminal connected to a gate terminal of the driving transistor. A first capacitor connected to the first node connected to the first node and a data line formed of the second metal layer and controlled by a first selection signal supplied to the first scan line formed of the first metal layer; A second transistor controlled by a second select signal supplied to a second scan line formed between the first node and the power supply line; a gate of the drive transistor and the drive controlled by the second select signal; A third transistor connected to a second node, which is an output terminal of the transistor, and controlled by the second selection signal; And a fourth transistor connected to a second node and an anode electrode of the light emitting element, and a second capacitor connected between the first node and the power line.

상기 발광 표시장치에서 상기 제 3 트랜지스터는 P타입 트랜지스터이고, 상기 제 4 트랜지스터는 N타입이다. In the light emitting display device, the third transistor is a P type transistor, and the fourth transistor is an N type.

본 발명의 실시 예에 따른 트랜지스터는 기판상에 형성되는 반도체층과, 상기 반도체층을 덮도록 형성되는 제 1 절연층과, 상기 제 1 절연층 상에 상기 반도체층과 중첩되도록 형성되는 게이트 금속층과, 상기 게이트 금속층을 덮도록 형성되는 제 2 절연층과, 상기 제 2 절연층 상의 상기 반도체층의 안쪽에 위치하여, 상기 반도체층의 폭 내에 중첩되도록 형성된 소스/드레인 금속층을 구비한다. In an embodiment of the present invention, a transistor includes a semiconductor layer formed on a substrate, a first insulating layer formed to cover the semiconductor layer, a gate metal layer formed to overlap the semiconductor layer on the first insulating layer; And a second insulating layer formed to cover the gate metal layer, and a source / drain metal layer positioned inside the semiconductor layer on the second insulating layer and overlapping the width of the semiconductor layer.

상기 트랜지스터에서 상기 반도체층과 상기 게이트 금속층의 중첩부분에서 상기 게이트 금속층의 선폭은 일정하게 유지된다.The line width of the gate metal layer is kept constant at the overlapping portion of the semiconductor layer and the gate metal layer in the transistor.

본 발명의 실시 예에 따른 트랜지스터의 제조방법은 기판 상에 반도체층을 형성하는 단계와, 상기 반도체층을 덮도록 제 1 절연층을 형성하는 단계와, 상기 제 1 절연층 상에 상기 반도체층과 중첩되도록 게이트 금속층을 형성하는 단계와,상기 게이트 금속층을 덮도록 제 2 절연층을 형성하는 단계와, 상기 반도체층의 폭 내에 중첩되도록, 상기 제 2 절연층 상의 상기 반도체층의 안쪽에 소스/드레인 금속층을 형성하는 단계를 포함한다. A method of manufacturing a transistor according to an embodiment of the present invention includes the steps of forming a semiconductor layer on a substrate, forming a first insulating layer to cover the semiconductor layer, and the semiconductor layer on the first insulating layer; Forming a gate metal layer to overlap, forming a second insulating layer to cover the gate metal layer, and source / drain inside the semiconductor layer on the second insulating layer to overlap within the width of the semiconductor layer Forming a metal layer.

상기 트랜지스터의 제조방법에서 상기 반도체층과 상기 게이트 금속층의 중첩부분에서 상기 게이트 금속층의 선폭은 일정하게 유지된다.In the transistor manufacturing method, the line width of the gate metal layer is kept constant at the overlapping portion of the semiconductor layer and the gate metal layer.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 가장 바람직한 실시 예를 첨부된 도 7 내지 도 10을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to FIGS. 7 to 10 that can be easily implemented by those skilled in the art.

도 7 및 도 8을 참조하면, 본 발명의 실시 예에 따른 발광 표시장치는 유기발광소자(OLED)와, 제 1 금속층으로 형성된 제 N 주사선(Sn)과 제 1 금속층으로 형성된 데이터선(D)에 접속된 제 1 트랜지스터(Q1)와, 제 2 금속층으로 형성된 전원선(VDD)과 유기발광소자(OLED) 사이에 접속된 구동 트랜지스터(Q5)와, 제 1 트랜지스터(Q1)와 제 2 금속층으로 형성된 제 1 전원선(VDD) 및 제 N-1 주사선(Sn-1)에 접속된 제 2 트랜지스터(Q2)와, 제 N-1 주사선(Sn-1)과 구동 트랜지스터(Q5)의 게이트 전극과 드레인 전극 사이에 접속된 제 3 트랜지스터(Q3)와, 제 N-1 주사선(Sn-1)과 구동 트랜지스터(Q5)의 드레인 전극 및 유기발광소자(OLED)의 애노드 전극 사이에 접속된 제 4 트랜지스터(Q4)와, 제 1 및 제 2 트랜지스터(Q1, Q2) 각각의 드레인 전극에 접속된 제 1 노드(N1)와 제 1 전원선(VDD) 사이에 접속된 스토리지 커패시터(Cst)와, 제 1 노드(N1)와 구동 트랜지스터(Q5)의 게이트 전극 사이에 접속된 보상용 커패시터(Cvth)를 구비한다. 여기서, 제 1 내지 제 3 트랜지스터(Q1, Q2, Q3)와 구동 트랜지스터(Q5)는 P 타입 트랜지스터이고, 제 4 트랜지스터(Q4)는 N 타입 트랜지스터이다.7 and 8, an OLED display according to an exemplary embodiment of the present invention includes an organic light emitting diode (OLED), an Nth scan line (Sn) formed of a first metal layer, and a data line (D) formed of a first metal layer. To the first transistor Q1 connected to the first transistor Q1, the power supply line VDD formed of the second metal layer, and the driving transistor Q5 connected between the organic light emitting element OLED, the first transistor Q1 and the second metal layer. A second transistor Q2 connected to the formed first power supply line VDD and the N-1th scan line Sn-1, the gate electrode of the N-1th scan line Sn-1, and the driving transistor Q5; Third transistor Q3 connected between the drain electrode and the fourth transistor connected between the N-1 scan line Sn-1, the drain electrode of the driving transistor Q5, and the anode electrode of the organic light emitting element OLED. A connection between Q4 and the first node N1 and the first power supply line VDD connected to the drain electrodes of the first and second transistors Q1 and Q2, respectively. Storage capacitor Cst and a compensation capacitor Cvth connected between the first node N1 and the gate electrode of the driving transistor Q5. Here, the first to third transistors Q1, Q2, and Q3 and the driving transistor Q5 are P-type transistors, and the fourth transistor Q4 is an N-type transistor.

이러한, 본 발명의 실시 예에 따른 발광 표시장치에서 각 트랜지스터(Q1, Q2, Q3, Q4, Q5)는 제 2 금속층의 폭보다 넓은 폭으로 형성된 반도체층(150)을 포함한다. 여기서, 제 1 금속층은 트랜지스터의 게이트 전극과 동일한 재질이며, 제 2 금속층은 트랜지스터의 소소/드레인 전극과 동일한 재질이다.In the light emitting display device according to the embodiment of the present invention, each transistor Q1, Q2, Q3, Q4, and Q5 includes a semiconductor layer 150 formed to have a width wider than that of the second metal layer. Here, the first metal layer is made of the same material as the gate electrode of the transistor, and the second metal layer is made of the same material as the source / drain electrode of the transistor.

제 1 트랜지스터(Q1)의 게이트 전극은 제 N 주사선(Sn)에 접속되고, 소스 전극은 콘택홀을 통해 데이터선(D)에 접속됨과 아울러 드레인 전극은 콘택홀을 통해 제 1 노드(N1)에 접속된다. 이러한, 제 1 트랜지스터(Q1)는 제 N 주사선(Sn)에 공급되는 선택신호에 응답하여 데이터선(D)으로부터의 데이터 신호를 제 1 노드(N1)에 공급한다.The gate electrode of the first transistor Q1 is connected to the Nth scan line Sn, the source electrode is connected to the data line D through the contact hole, and the drain electrode is connected to the first node N1 through the contact hole. Connected. The first transistor Q1 supplies the data signal from the data line D to the first node N1 in response to the selection signal supplied to the Nth scan line Sn.

제 2 트랜지스터(Q2)의 게이트 전극은 제 N-1 주사선(Sn-1)에 접속되고, 소스 전극은 콘택홀을 통해 제 1 전원선(VDD)에 접속됨과 아울러 드레인 전극은 콘택홀을 통해 제 2 노드(N2)에 접속된다. 이러한, 제 2 트랜지스터(Q2)는 제 N-1 주사선(Sn-1)에 공급되는 선택신호에 응답하여 제 1 전원선(VDD)으로부터의 전압을 제 1 노드(N1)에 공급한다.The gate electrode of the second transistor Q2 is connected to the N-th scan line Sn-1, the source electrode is connected to the first power line VDD through the contact hole, and the drain electrode is formed through the contact hole. It is connected to two nodes N2. The second transistor Q2 supplies the voltage from the first power supply line VDD to the first node N1 in response to the selection signal supplied to the N-1 scan line Sn-1.

제 3 트랜지스터(Q3)의 게이트 전극은 제 N-1 주사선(Sn-1)에 접속되고, 소 스 전극은 구동 트랜지스터(Q5)의 게이트 전극에 접속됨과 아울러 드레인 전극, 즉 구동 트랜지스터(Q5)의 출력단은 제 2 노드(N2)에 접속된다. 이러한, 제 3 트랜지스터(Q3)는 제 N-1 주사선(Sn-1)에 공급되는 선택신호에 응답하여 구동 트랜지스터(Q5)의 게이트 전극을 제 2 노드(N2)에 접속시켜 구동 트랜지스터(Q5)를 다이오드 형태로 연결시킨다.The gate electrode of the third transistor Q3 is connected to the N-th scan line Sn-1, the source electrode is connected to the gate electrode of the driving transistor Q5, and the drain electrode, that is, of the driving transistor Q5, The output terminal is connected to the second node N2. The third transistor Q3 connects the gate electrode of the driving transistor Q5 to the second node N2 in response to the selection signal supplied to the N-th scan line Sn-1, thereby driving the driving transistor Q5. Is connected in the form of a diode.

스토리지 커패시터(Cst)는 제 N 주사선(Sn)에 선택신호가 공급되는 구간에 제 1 트랜지스터(Q1)를 경유하여 제 1 노드(N1) 상에 공급되는 데이터 신호에 대응되는 전압을 저장한 후, 제 1 트랜지스터(Q1)가 오프되면 구동 트랜지스터(Q5)의 온 상태를 한 프레임 동안 유지시키게 된다.The storage capacitor Cst stores a voltage corresponding to the data signal supplied to the first node N1 via the first transistor Q1 in a section where the selection signal is supplied to the Nth scan line Sn. When the first transistor Q1 is turned off, the on state of the driving transistor Q5 is maintained for one frame.

보상용 커패시터(Cvth)는 제 N-1 주사선(Sn-1)에 선택신호가 공급되는 구간에 제 1 전원선(VDD)으로부터 전압을 이용하여 구동 트랜지스터(Q5)의 문턱전압(Vth)에 상응하는 전압을 저장한다. 즉, 보상용 커패시터(Cvth)는 제 2 및 제 3 트랜지스터(Q2, Q3)가 턴-온되는 구간에 구동 트랜지스터(Q5)의 문턱전압(Vth)을 보상하기 위한 보상전압을 저장하게 된다.The compensating capacitor Cvth corresponds to the threshold voltage Vth of the driving transistor Q5 using a voltage from the first power line VDD in a section where the selection signal is supplied to the N-1 scan line Sn-1. Save the voltage. That is, the compensation capacitor Cvth stores the compensation voltage for compensating the threshold voltage Vth of the driving transistor Q5 in the period where the second and third transistors Q2 and Q3 are turned on.

구동 트랜지스터(Q5)의 게이트 전극은 제 3 트랜지스터(Q3)의 소스 전극과 보상용 커패시터(Cvth)에 접속되고, 소스 전극은 제 1 전원선(VDD)에 접속됨과 아울러 드레인 전극은 제 4 트랜지스터(Q4)에 접속된다. 이러한, 구동 트랜지스터(Q5)는 자신의 게이트 전극에 공급되는 전압에 따라 제 1 전원선(VDD)으로부터 공급되는 자신의 소스 전극과 드레인 전극간의 전류를 조절하여 제 4 트랜지스터(Q4)에 공급한다.The gate electrode of the driving transistor Q5 is connected to the source electrode and the compensation capacitor Cvth of the third transistor Q3, the source electrode is connected to the first power line VDD, and the drain electrode is connected to the fourth transistor ( Q4). The driving transistor Q5 adjusts the current between its source electrode and the drain electrode supplied from the first power supply line VDD according to the voltage supplied to its gate electrode and supplies it to the fourth transistor Q4.

제 4 트랜지스터(Q4)의 게이트 전극은 제 N-1 주사선(Sn-1)에 접속되고, 소스 전극은 제 2 노드(N2)에 접속됨과 아울러 드레인 전극은 유기발광소자(OLED)의 애노드 전극에 접속된다. 이러한, 제 4 트랜지스터(Q4)는 제 N-1 주사선(Sn-1)에 공급되는 하이 레벨의 선택신호에 따라 구동 트랜지스터(Q5)로부터 공급되는 전류를 유기발광소자(OLED)에 공급함으로써 유기발광소자(OLED)를 발광시키게 된다. 또한, 제 4 트랜지스터(Q4)는 제 N-1 주사선(Sn-1)에 로우 레벨의 선택신호가 공급되는 구간에서는 구동 트랜지스터(Q5)와 유기발광소자(OLED) 사이의 전류패스를 차단한다.The gate electrode of the fourth transistor Q4 is connected to the N-1 scan line Sn-1, the source electrode is connected to the second node N2, and the drain electrode is connected to the anode electrode of the organic light emitting diode OLED. Connected. The fourth transistor Q4 emits organic light by supplying a current supplied from the driving transistor Q5 to the organic light emitting diode OLED according to a high level selection signal supplied to the N-1 scan line Sn-1. The device OLED is made to emit light. In addition, the fourth transistor Q4 blocks the current path between the driving transistor Q5 and the organic light emitting diode OLED in a section where the low-level selection signal is supplied to the N-1 scan line Sn-1.

유기발광소자(OLED)의 애노드 전극은 제 4 트랜지스터(Q4)의 드레인 전극에 접속되고, 캐소드 전극은 도시하지 않은 제 2 전원선에 접속된다. 그리고 유기발광소자(OLED)는 애노드 전극과 캐소드 전극 사이에 형성된 발광층(Emitting Layer : EML), 전자 수송층(Electron Transport Layer : ETL) 및 정공 수송층(Hole Transport Layer : HTL)을 포함한다. 또한, 유기발광소자(OLED)는 전자 주입층(Electron Injection Layer : EIL)과 정공 주입층(Hole Injection Layer : HIL)을 추가적으로 포함할 수 있다. 이러한, 유기발광소자(OLED)에서 애노드 전극과 캐소드 전극 사이에 전압을 인가하면 캐소드 전극으로부터 발생된 전자는 전자 주입층 및 전자 수송층을 통해 발광층 쪽으로 이동하고, 애노드 전극으로부터 발생된 정공은 정공 주입층 및 정공 수송층을 통해 발광층 쪽으로 이동한다. 이에 따라, 발광층에서는 전자 수송층과 정공 수송층으로부터 공급되어진 전자와 정공이 충돌하여 재결합함에 의해 빛이 발생하게 된다.The anode electrode of the organic light emitting element OLED is connected to the drain electrode of the fourth transistor Q4, and the cathode electrode is connected to a second power supply line (not shown). The organic light emitting diode (OLED) includes an emission layer (EML), an electron transport layer (ETL), and a hole transport layer (HTL) formed between the anode electrode and the cathode electrode. In addition, the organic light emitting diode OLED may further include an electron injection layer (EIL) and a hole injection layer (HIL). In the organic light emitting diode OLED, when a voltage is applied between the anode electrode and the cathode electrode, electrons generated from the cathode electrode move to the light emitting layer through the electron injection layer and the electron transport layer, and holes generated from the anode electrode are transferred to the hole injection layer. And move toward the light emitting layer through the hole transport layer. Accordingly, in the light emitting layer, light is generated by collision between electrons and holes supplied from the electron transporting layer and the hole transporting layer and recombination.

이와 같은, 본 발명의 실시 예에 따른 발광 표시장치는 보상용 커패시터(Cvth)와 제 2 및 제 3 트랜지스터(Q2, Q3)를 이용하여 각 화소에 형성되는 구동 트랜지스터(Q5)의 문턱전압(Vth)이 서로 다르더라도 구동 트랜지스터(Q5)의 문턱전압(Vth)을 보상함으로써 유기발광소자(OLED)에 공급되는 전류를 일정하게 하여 화소의 위치에 따른 휘도를 균일하게 할 수 있다.As described above, in the light emitting display device according to the exemplary embodiment, the threshold voltage Vth of the driving transistor Q5 formed in each pixel using the compensation capacitor Cvth and the second and third transistors Q2 and Q3. ) May be different from each other, thereby compensating the threshold voltage Vth of the driving transistor Q5 to make the current supplied to the organic light emitting diode OLED constant so that the luminance according to the position of the pixel can be made uniform.

한편, 도 8 및 도 9를 참조하면 본 발명의 실시 예에 따른 발광 표시장치의 각 화소에서 제 1 금속층(156)과 제 2 금속층(158)의 교차 영역에 형성되는 제 1 트랜지스터(Q1)의 반도체층(150)은 제 2 금속층(158)의 선폭(W2)보다 넓은 폭(W1)으로 형성된다. 또한, 본 발명의 실시 예에 따른 발광 표시장치의 각 화소에서 제 1 금속층(156)은 반도체층(150)과 중첩되는 부분에서 밴딩(159)되지 않도록 형성된다. 즉, 반도체층(150)과 제 1 금속층(156)의 중첩부분에서 제 1 금속층(156)의 선폭은 변화되지 않고 일정하게 유지된다.Meanwhile, referring to FIGS. 8 and 9, the first transistor Q1 is formed at the intersection of the first metal layer 156 and the second metal layer 158 in each pixel of the light emitting display according to the exemplary embodiment of the present invention. The semiconductor layer 150 is formed to have a width W1 wider than the line width W2 of the second metal layer 158. In addition, in each pixel of the light emitting display according to the exemplary embodiment of the present invention, the first metal layer 156 is formed so as not to be bent 159 at a portion overlapping with the semiconductor layer 150. That is, the line width of the first metal layer 156 does not change and remains constant at the overlapping portion of the semiconductor layer 150 and the first metal layer 156.

도 10a 내지 도 10c를 결부하여 이를 상세히 설명하면 다음과 같다. 여기서, 도 10a 내지 도 10c는 도 8에 도시된 Ⅹ-Ⅹ' 선을 따라 절단한 단면도로써 트랜지스터의 제조방법을 단계적으로 나타내는 단면도이다.10A to 10C will be described in detail with reference to the following. 10A to 10C are cross-sectional views cut along the line 'VIII' shown in FIG. 8 and show cross-sectional views of a method of manufacturing a transistor.

먼저, 도 10a에 도시된 바와 같이 기판(100) 상에 버퍼층(102)과 같은 제 1 절연층을 형성한다. 이때, 버퍼층(102)은 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 등이 단층으로 형성될 수 있으며, 산화실리콘(SiO2)/질화실리콘(SiNx)이 이중층으로 형성될 수 있다.First, as shown in FIG. 10A, a first insulating layer, such as the buffer layer 102, is formed on the substrate 100. In this case, the buffer layer 102 may be formed of a single layer such as silicon oxide (SiO 2) or silicon nitride (SiNx), is silicon oxide (SiO 2) / silicon nitride (SiNx) can be formed in a double layer.

그런 다음, 도 10b에 도시된 바와 같이 버퍼층(10) 상에 비정질 실리콘을 증착하고 결정화 과정을 거쳐 반도체층(150)을 형성한 다음 게이트 절연막(154)과 같은 제 2 절연층을 형성한다. 이때, 제 2 절연층은 실리콘 질화물 또는 실리콘 산화물 등이 단층으로 형성될 수 있으며, 산화실리콘(SiO2)/질화실리콘(SiNx) 등이 이중층으로 형성될 수 있다.Next, as shown in FIG. 10B, amorphous silicon is deposited on the buffer layer 10, a semiconductor layer 150 is formed through a crystallization process, and a second insulating layer such as a gate insulating layer 154 is formed. In this case, the second insulating layer may be formed of a single layer of silicon nitride, silicon oxide, or the like, and may be formed of a double layer of silicon oxide (SiO 2 ) / silicon nitride (SiNx).

이어서, 도 10c에 도시된 바와 같이 반도체층(150) 상에 제 1 금속층, 즉 게이트 금속층(156)을 증착하여 형성하게 된다. 이때, 게이트 금속층(156)은 반도체층(150)에 소정 영역에 중첩되도록 형성되며, 게이트 금속층(156)은 TFT의 온/오프 신호를 인가하는 주사선(S)과 연결된다. 이때, 게이트 금속층(156)과 반도체층(150)의 중첩부분에서 게이트 금속층(156)의 선폭은 변화되지 않고 일정하게 유지되도록 형성된다.Subsequently, as illustrated in FIG. 10C, the first metal layer, that is, the gate metal layer 156 is deposited on the semiconductor layer 150. In this case, the gate metal layer 156 is formed to overlap the predetermined region in the semiconductor layer 150, and the gate metal layer 156 is connected to the scan line S for applying the on / off signal of the TFT. In this case, the line width of the gate metal layer 156 is formed to remain constant at the overlapping portion of the gate metal layer 156 and the semiconductor layer 150.

그런 다음, 기판(100) 상에 이온(Ion)을 도핑하여 반도체층(150)의 소스 영역과 드레인 영역에 이온을 도핑하게 된다. 이에 따라, 반도체층(150)에는 소스 영역과 드레인 영역 사이에 채널이 형성된다.Thereafter, the substrate 100 is doped with ions to dope ions in the source region and the drain region of the semiconductor layer 150. Accordingly, a channel is formed in the semiconductor layer 150 between the source region and the drain region.

이어서, 기판(100) 상에 게이트 금속층(156)을 덮도록 층간 절연막(inter-insulator)(157)과 같은 제 3 절연층를 형성한다. 그리고, 제 3 절연층 상에 반도체층(150)의 제 1 폭(W1)보다 좁은 제 2 폭(W2)을 가지도록 제 2 금속층, 즉 소스/드레인 금속층(158)을 형성한다. 이때, 소스/드레인 금속층(158)은 제 1 폭(W1)의 내에서 중첩되로록 형성된다.Subsequently, a third insulating layer, such as an inter-insulator 157, is formed on the substrate 100 to cover the gate metal layer 156. The second metal layer, that is, the source / drain metal layer 158 is formed on the third insulating layer to have a second width W2 narrower than the first width W1 of the semiconductor layer 150. At this time, the source / drain metal layer 158 is formed to overlap within the first width W1.

그리고, 기판(100) 상에 소스/드레인 금속층(158)을 덮도록 제 4 절연층(160)를 형성하게 된다.The fourth insulating layer 160 is formed on the substrate 100 to cover the source / drain metal layer 158.

이에 따라, 본 발명의 실시 예에 따른 발광 표시장치는 게이트 금속층(156)과 소스/드레인 금속층(158)의 교차 영역에서 반도체층(150)의 폭(W1)을 소스/드레인 금속층(158)의 폭(W2)보다 넓게 형성함으로써 소스/드레인 금속층(158)이 반도체층(150)의 안쪽에 위치하게 된다. 이에 따라, 본 발명은 반도체층(150)의 그레인과 패턴 에지에서의 팁(Tip)으로 인해 발생되는 게이트 금속층(156)의 팁이 소스/드레인 금속층(158)과의 중첩부분이 없으므로 게이트 금속층(156)과 소스/드레인 금속층(158) 사이에서의 정전기를 방지할 수 있다.Accordingly, in the light emitting display device according to the exemplary embodiment, the width W1 of the semiconductor layer 150 is defined by the source / drain metal layer 158 at the intersection of the gate metal layer 156 and the source / drain metal layer 158. By forming a width wider than the width W2, the source / drain metal layer 158 is positioned inside the semiconductor layer 150. Accordingly, according to the present invention, since the tip of the gate metal layer 156 generated due to the tip of the grain and the pattern edge of the semiconductor layer 150 does not overlap with the source / drain metal layer 158, the gate metal layer ( Static electricity between 156 and source / drain metal layer 158 may be prevented.

한편, 본 발명의 실시 예에 따른 발광 표시장치에서 각 화소의 유기발광소자(OLED)를 발광시키기 위한 화소회로는 적어도 2개의 트랜지스터와 적어도 하나의 커패시터를 포함하게 된다. 이때, 각 트랜지스터의 반도체층의 폭은 소스/드레인 금속층의 폭보다 넓게 형성되며, 게이트 금속층과 반도체층의 중첩부분에서 게이트 금속층의 선폭은 변화되지 않고 일정하게 유지되도록 형성된다.Meanwhile, in the light emitting display device according to the embodiment of the present invention, the pixel circuit for emitting the OLED of each pixel includes at least two transistors and at least one capacitor. In this case, the width of the semiconductor layer of each transistor is formed to be wider than the width of the source / drain metal layer, and the line width of the gate metal layer is formed to remain constant at the overlapping portion of the gate metal layer and the semiconductor layer.

상기 발명의 상세한 설명과 도면은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 따라서, 이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 보호 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여 져야만 할 것이다.The above detailed description and drawings are merely exemplary of the present invention, which are used only for the purpose of illustrating the present invention and are not intended to limit the scope of the present invention as defined in the claims or the claims. Accordingly, those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical protection scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

상술한 바와 같이, 본 발명의 실시 예에 따른 발광 표시장치는 소스/드레인 금속층과 게이트 금속층의 교차 영역에 형성되는 트랜지스터의 반도체층의 폭을 소스/드레인 금속층의 폭보다 넓게 형성함으로써 소스/드레인 금속층이 반도체층의 안쪽에 위치하게 된다. 이에 따라, 본 발명은 반도체층의 그레인과 패턴 에지에서의 팁으로 인해 발생되는 게이트 금속층의 팁이 소스/드레인 금속층과의 중첩부분이 없으므로 게이트 금속층과 소스/드레인 금속층 사이에서의 정전기를 방지할 수 있다.As described above, the light emitting display device according to the embodiment of the present invention forms the width of the semiconductor layer of the transistor formed at the intersection region of the source / drain metal layer and the gate metal layer to be wider than the width of the source / drain metal layer. It is located inside this semiconductor layer. Accordingly, the present invention prevents the static electricity between the gate metal layer and the source / drain metal layer because the tip of the gate metal layer generated by the tip at the grain edge and the pattern edge of the semiconductor layer does not have an overlap with the source / drain metal layer. have.

Claims (11)

적어도 하나의 제 1 금속층과,At least one first metal layer, 상기 제 1 금속층과 교차하여 형성된 제 2 금속층과, A second metal layer formed to intersect the first metal layer, 상기 적어도 하나의 제 1 금속층과 상기 제 2 금속층의 교차 영역에 인접하도록 형성되는 발광소자와,A light emitting element formed to be adjacent to an intersection area of the at least one first metal layer and the second metal layer; 상기 발광소자를 발광시키기 위한 적어도 하나의 트랜지스터를 포함하는 화소회로를 구비하고;A pixel circuit including at least one transistor for emitting the light emitting element; 상기 제 2 금속층은 상기 트랜지스터에 포함된 반도체층의 안쪽에 위치하여, 상기 반도체층의 폭 내에 중첩되도록 형성된 발광표시장치. And the second metal layer is positioned inside the semiconductor layer included in the transistor so as to overlap the width of the semiconductor layer. 제 1 항에 있어서,The method of claim 1, 상기 반도체층과 상기 제 1 금속층의 중첩부분에서 상기 제 1 금속층의 선폭은 일정하게 유지되는 발광 표시장치.And a line width of the first metal layer is kept constant at an overlapping portion of the semiconductor layer and the first metal layer. 제 1 항에 있어서,The method of claim 1, 상기 트랜지스터는,The transistor, 상기 반도체층 상에 형성되는 제 1 절연층와,A first insulating layer formed on the semiconductor layer; 상기 제 1 절연층 상에 형성되는 게이트 금속층과,A gate metal layer formed on the first insulating layer; 상기 게이트 금속층 상에 형성되는 제 2 절연층와,A second insulating layer formed on the gate metal layer; 상기 제 2 절연층 상에 형성되는 소스/드레인 금속층을 더 포함하는 발광 표시장치.And a source / drain metal layer formed on the second insulating layer. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 금속층은 상기 게이트 금속층인 발광 표시장치.The first metal layer is the gate metal layer. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 금속층은 상기 소스/드레인 금속층인 발광 표시장치.The second metal layer is the source / drain metal layer. 제 1 항에 있어서,The method of claim 1, 상기 화소회로는,The pixel circuit, 상기 제 1 금속층으로 형성된 전원선과 상기 발광소자 사이에 접속되는 구동 트랜지스터와,A driving transistor connected between the power supply line formed of the first metal layer and the light emitting element; 제 1 단자가 제 1 노드에 접속되며 제 2 단자가 상기 구동 트랜지스터의 게이트 단자에 접속된 제 1 커패시터와,A first capacitor having a first terminal connected to the first node and a second terminal connected to the gate terminal of the driving transistor; 상기 제 1 금속층으로 형성된 제 1 주사선에 공급되는 제 1 선택신호에 의해 제어되며 상기 제 2 금속층으로 형성된 데이터선과 상기 제 1 노드에 접속된 제 1 트랜지스터와,A first transistor connected to the first node and a data line formed by the second metal layer and controlled by a first selection signal supplied to the first scan line formed of the first metal layer; 상기 제 1 금속층으로 형성된 제 2 주사선에 공급되는 제 2 선택신호에 의해 제어되며 상기 제 1 노드와 상기 전원선 사이에 접속된 제 2 트랜지스터와,A second transistor controlled by a second select signal supplied to a second scan line formed of the first metal layer and connected between the first node and the power supply line; 상기 제 2 선택신호에 의해 제어되며 상기 구동 트랜지스터의 게이트와 상기 구동 트랜지스터의 출력단인 제 2 노드에 접속된 제 3 트랜지스터와,A third transistor controlled by the second selection signal and connected to a gate of the driving transistor and a second node which is an output terminal of the driving transistor; 상기 제 2 선택신호에 의해 제어되며 상기 제 2 노드와 상기 발광소자의 애노드 전극에 접속된 제 4 트랜지스터와,A fourth transistor controlled by the second selection signal and connected to the second node and the anode electrode of the light emitting element; 상기 제 1 노드와 상기 전원선 사이에 접속된 제 2 커패시터를 포함하는 발광 표시장치.And a second capacitor connected between the first node and the power line. 제 6 항에 있어서,The method of claim 6, 상기 제 3 트랜지스터는 P타입 트랜지스터이고, 상기 제 4 트랜지스터는 N타입 트랜지스터인 발광 표시장치. Wherein the third transistor is a P-type transistor, and the fourth transistor is an N-type transistor. 기판상에 형성되는 반도체층과, A semiconductor layer formed on the substrate, 상기 반도체층을 덮도록 형성되는 제 1 절연층과,A first insulating layer formed to cover the semiconductor layer; 상기 제 1 절연층 상에 상기 반도체층과 중첩되도록 형성되는 게이트 금속층과,A gate metal layer formed to overlap the semiconductor layer on the first insulating layer; 상기 게이트 금속층을 덮도록 형성되는 제 2 절연층과,A second insulating layer formed to cover the gate metal layer; 상기 제 2 절연층 상의 상기 반도체층의 안쪽에 위치하여, 상기 반도체층의 폭 내에 중첩되도록 형성된 소스/드레인 금속층을 구비하는 트랜지스터A transistor having a source / drain metal layer positioned inside the semiconductor layer on the second insulating layer and overlapping the width of the semiconductor layer. 제 8 항에 있어서,The method of claim 8, 상기 반도체층과 상기 게이트 금속층의 중첩부분에서 상기 게이트 금속층의 선폭은 일정하게 유지되는 트랜지스터.And a line width of the gate metal layer is kept constant at an overlapping portion of the semiconductor layer and the gate metal layer. 기판 상에 반도체층을 형성하는 단계와,Forming a semiconductor layer on the substrate, 상기 반도체층을 덮도록 제 1 절연층을 형성하는 단계와,Forming a first insulating layer to cover the semiconductor layer; 상기 제 1 절연층 상에 상기 반도체층과 중첩되도록 게이트 금속층을 형성하는 단계와,Forming a gate metal layer on the first insulating layer to overlap the semiconductor layer; 상기 게이트 금속층을 덮도록 제 2 절연층을 형성하는 단계와,Forming a second insulating layer to cover the gate metal layer; 상기 반도체층의 폭 내에 중첩되도록, 상기 제 2 절연층 상의 상기 반도체층의 안쪽에 소스/드레인 금속층을 형성하는 단계를 포함하는 트랜지스터의 제조 방법. Forming a source / drain metal layer inside the semiconductor layer on the second insulating layer so as to overlap within the width of the semiconductor layer. 제 10 항에 있어서,The method of claim 10, 상기 반도체층과 상기 게이트 금속층의 중첩부분에서 상기 게이트 금속층의 선폭은 일정하게 유지되는 트랜지스터의 제조방법.And a line width of the gate metal layer is kept constant at an overlapping portion of the semiconductor layer and the gate metal layer.
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