KR100634258B1 - Method for manufacturing semiconductor device - Google Patents

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Abstract

A method for manufacturing a semiconductor device is provided to improve uniformity of critical dimension of a gate electrode by using a metal silicide formed on a hard mask layer as an etch mask layer. A gate dielectric(102), a poly silicon layer, a first metal silicide layer, a hard mask layer, a second metal silicide layer, and an anti-reflection coating are sequentially stacked on a semiconductor substrate(100). A photoresist layer pattern is formed on the anti-reflection coating. An etching process is performed by using the photoresist layer pattern as a mask to form an anti-reflection pattern and a second metal silicide layer pattern with the anti-reflection coating and the second metal silicide layer. A polymer which is deposited on a sidewall of the second metal silicide layer pattern, the photoresist layer pattern, and the anti-reflection pattern are removed by the etching process. The etching process is performed by using the second metal silicide layer pattern as a mask to form a hard mask layer pattern(108a) with the hard mask layer. The etching process is performed by using the hard mask layer pattern as a mask to form a first metal silicide layer pattern(106a) and a poly silicon layer pattern(104a) with the first metal silicide layer and the poly silicon layer. A gate electrode(116) is formed and the second metal silicide layer pattern is removed.

Description

반도체 장치의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE} Manufacturing method of semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1 내지 도 5는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.1 to 5 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 게이트 절연막100 semiconductor substrate 102 gate insulating film

104 : 폴리 실리콘막 106 : 제1 금속 실리사이드막 104: polysilicon film 106: first metal silicide film

108 : 하드 마스크막 110 : 제2 금속 실리사이드막 108: hard mask film 110: second metal silicide film

112 : 반사방지막 114 : 감광막 패턴112: antireflection film 114: photosensitive film pattern

116 : 게이트 전극116: gate electrode

본 발명은 반도체 장치의 제조방법에 관한 것이다. 보다 상세하게는, 반도체 장치의 게이트 전극을 형성하는 방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device. More specifically, the present invention relates to a method of forming a gate electrode of a semiconductor device.

근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 이에 따라, 반도체 장치의 주요한 기술로서 미세 패턴을 위한 가공 기술에 대한 요구도 엄격해지고 있다. In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. In response to such demands, manufacturing techniques have been developed for semiconductor devices to improve the degree of integration, reliability, and response speed. Accordingly, the demand for processing techniques for fine patterns as a main technique of semiconductor devices is also becoming more stringent.

구체적으로, 반도체 장치의 고집적화가 진행됨에 따라서 패턴의 사이즈가 점점 축소되어 가고 있다. 이로써, 상기 반도체 장치의 게이트 전극의 사이즈도 점점 작아지게 되었다. 이에 따라 게이트 전극의 패턴을 위한 공정도 한계에 직면하게 되었다. Specifically, as the integration of semiconductor devices proceeds, the size of the pattern is gradually reduced. As a result, the size of the gate electrode of the semiconductor device also became smaller. Accordingly, the process for the pattern of the gate electrode also faces limitations.

이를 극복하기 위하여 통상의 사진 식각 공정에 ARC(anti reflective coating, 이하 ‘반사방지막’이라 한다) 및 ACL(amorphous carbon layer, 이하 ‘ 비정질 탄소막’이라 한다)를 추가로 적용하고 있다. To overcome this problem, ARC (anti-reflective coating) and ACL (amorphous carbon layer, hereinafter called 'amorphous carbon film') are additionally applied to a conventional photolithography process.

그러나 상기 비정질 탄소막은 하드 마스크막 상에 구비되고, 식각 공정에 의하여 패턴화되어 하드 마스크막 패턴을 형성하기 위한 식각 마스크막으로 사용되는데, 상기 비정질 탄소막을 식각할 때 식각되는 비정질 탄소막의 측벽에 다량의 폴리머가 증착되는 문제점을 갖고 있다. 또한 상기 비정질 탄소막은 O2 플라즈마(Plasma)를 이용하는 에싱 공정에 의하여 제거되기 때문에, 상기 폴리머의 제거를 위하여 상기 에싱 공정도 수행할 수 없다. However, the amorphous carbon film is provided on the hard mask film and is patterned by an etching process to be used as an etching mask film for forming a hard mask film pattern. The amorphous carbon film is formed on a sidewall of an amorphous carbon film etched when the amorphous carbon film is etched. Has a problem of depositing a polymer. Also, since the amorphous carbon film is removed by an ashing process using an O 2 plasma, the ashing process may not be performed to remove the polymer.

그러므로 상기 폴리머가 제거되지 않은 상태에서 후속 공정을 수행함으로, 후속공정에서 형성되는 게이트 전극의 CD(critical dimension)의 균일성(uniformity)을 저하시킨다. Therefore, the subsequent process is performed in the state where the polymer is not removed, thereby lowering the uniformity of the CD (critical dimension) of the gate electrode formed in the subsequent process.

때문에 작은 사이즈의 게이트 전극을 수월하게 형성할 수 있는 방법이 필요하다. Therefore, there is a need for a method capable of easily forming a small-size gate electrode.

따라서, 본 발명의 목적은 작은 사이즈의 게이트 전극을 형성하는 적절한 방법을 제공하는 데 있다.It is therefore an object of the present invention to provide a suitable method of forming a gate electrode of a small size.

상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 장치의 제조방법은, 먼저 반도체 기판 상에 게이트 절연막, 폴리 실리콘막, 제1 금속 실리사이드막, 하드 마스크막, 제2 금속 실리사이드막 및 반사방지막을 순차적으로 적층한다. 이어서 상기 반사방지막 상에 감광층 패턴을 형성하고, 계속하여 상기 감광층 패턴을 마스크로 사용하는 식각 공정을 수행하여 상기 반사방지막 및 제2 금속 실리사이드막을 반사방지막 패턴 및 제2 금속 실리사이드막 패턴으로 형성한다. 상기 식각 공정에 의해 상기 제2 금속 실리사이드막 패턴의 측벽에 증착된 폴리머를 제거하는 동시에 상기 감광막 패턴 및 상기 반사방지막 패턴을 제거한다. 아울러 상기 제2 금속 실리사이드막 패턴을 마스크로 사용하는 식각 공정을 수행하여 상기 하드 마스크막을 하드 마스크막 패턴으로 형성한다. 그리고 상기 하드 마스크막 패턴을 마스크로 사용하는 식각 공정을 수행하여 상기 제1 금속 실리사이드막 및 폴리 실리콘막이 제1 금속 실리사이드막 패턴 및 폴리 실리콘막 패턴으로 형성되어 게이트 전극을 이루는 동시에 상기 제2 금속 실리사이드막 패턴이 제거된다. In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention firstly sequentially forms a gate insulating film, a polysilicon film, a first metal silicide film, a hard mask film, a second metal silicide film, and an antireflection film on a semiconductor substrate. Laminated by. Subsequently, a photoresist layer pattern is formed on the antireflection film, and then an etching process using the photoresist layer pattern as a mask is performed to form the antireflection film and the second metal silicide film as the antireflection film pattern and the second metal silicide film pattern. do. The etching process removes the polymer deposited on the sidewalls of the second metal silicide film pattern and simultaneously removes the photoresist pattern and the anti-reflection film pattern. In addition, an etching process using the second metal silicide layer pattern as a mask is performed to form the hard mask layer as a hard mask layer pattern. The first metal silicide layer and the polysilicon layer are formed of the first metal silicide layer pattern and the polysilicon layer pattern to form a gate electrode by performing an etching process using the hard mask layer pattern as a mask. The film pattern is removed.

본 발명에 따른 반도체 장치의 제조방법은 금속 실리사이드막을 하드 마스크막 상에 구비시켜 하드 마스크막 패턴을 형성하기 위한 식각 마스크막으로 사용함으로, 상기 금속 실리사이드막을 식각할 때 상기 금속 실리사이드막 패턴의 측벽에 증착되는 폴리머가 에싱 및 스트립 공정에 의하여 수월하게 제거된다. 때문에 후속에 형성되는 게이트 전극의 CD(critical dimension)의 균일성(uniformity)이 향상될 수 있다. In the method of manufacturing a semiconductor device according to the present invention, a metal silicide layer is provided on a hard mask layer and used as an etch mask layer to form a hard mask layer pattern. Thus, when the metal silicide layer is etched, a sidewall of the metal silicide layer pattern is formed. The deposited polymer is easily removed by ashing and stripping processes. Because of this, the uniformity of the critical dimension (CD) of the subsequently formed gate electrode can be improved.

그리고 사용된 상기 금속 실리사이드막은 추가 공정 없이 게이트 전극을 형성할 때 동시에 제거할 수 있다. And the metal silicide film used can be removed at the same time when forming the gate electrode without further processing.

이로써 작은 사이즈의 게이트 전극을 수월하게 형성할 수 있다. As a result, a small sized gate electrode can be easily formed.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 5는 본 발명의 실시예에 따른 반도체 장치의 게이트 전극을 형성하는 방법을 설명하기 위한 단면도들이다. 1 to 5 are cross-sectional views illustrating a method of forming a gate electrode of a semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 반도체 기판(100) 상에 게이트 절연막(102), 폴리 실리콘막(104), 제1 금속 실리사이드막(106), 하드 마스크막(108), 제2 금속 실리사이드막(110) 및 반사방지막(112)을 순차적으로 적층한다. Referring to FIG. 1, a gate insulating film 102, a polysilicon film 104, a first metal silicide film 106, a hard mask film 108, and a second metal silicide film 110 are formed on a semiconductor substrate 100. And the anti-reflection film 112 are sequentially stacked.

구체적으로, 상기 반도체 기판(100) 상에 게이트 절연막(102)을 형성한다. 상기 게이트 절연막(102)은 급속 열산화 공정(rapid thermal oxidation process)을 통하여 형성하는 것이 바람직하다. 여기서 미 도시하였지만, 선행 공정에 의하여 반도체 기판(100)은 소자분리 공정을 통해 필드 산화막(도시하지 않음)을 형성함으로서 액티브 영역과 필드 영역으로 구분될 수 있다. In detail, the gate insulating layer 102 is formed on the semiconductor substrate 100. The gate insulating layer 102 is preferably formed through a rapid thermal oxidation process. Although not shown here, the semiconductor substrate 100 may be divided into an active region and a field region by forming a field oxide film (not shown) through a device isolation process by a preceding process.

이어서 상기 게이트 절연막(102) 상에 폴리 실리콘막(104)을 형성한다. 여기 서 상기 폴리 실리콘막(104)은 이온 주입에 의해 도핑된 폴리 실리콘막인 것이 바람직하다. 그리고 상기 도핑된 폴리 실리콘막은 화학기상증착을 통하여 약 600Å의 두께를 갖도록 적층한다.Subsequently, a polysilicon film 104 is formed on the gate insulating film 102. Herein, the polysilicon film 104 is preferably a polysilicon film doped by ion implantation. The doped polysilicon film is laminated to have a thickness of about 600 kPa through chemical vapor deposition.

아울러 상기 폴리 실리콘막(104) 상에 제1 금속 실리사이드막(106)을 형성한다. 여기서 상기 제1 금속 실리사이드막(106)의 예로서는 텅스텐(W) 실리사이드, 몰리브덴(Mo) 실리사이드, 티타늄(Ti) 실리사이드, 탄탈륨(Ta) 실리사이드를 들 수 있다. 이들은 2 이상을 순차적으로 적층할 수도 있고, 또는 단독으로 적층할 수도 있다. 그리고 상기 제1 금속 실리사이드막(106)은 텅스텐(W) 실리사이드인 것이 바람직하다. 그리고 상기 텅스텐(W) 실리사이드는 화학기상증착을 통하여 약 1200Å의 두께를 갖도록 적층한다. In addition, a first metal silicide layer 106 is formed on the polysilicon layer 104. Examples of the first metal silicide layer 106 may include tungsten (W) silicide, molybdenum (Mo) silicide, titanium (Ti) silicide, and tantalum (Ta) silicide. These may laminate | stack two or more sequentially, or may laminate | stack independently. In addition, the first metal silicide layer 106 may be tungsten (W) silicide. And the tungsten (W) silicide is laminated to have a thickness of about 1200 약 by chemical vapor deposition.

계속하여 상기 제1 금속 실리사이드막(106) 상에 하드 마스크막(108)을 형성한다. 여기서 상기 하드 마스크막(108)은 실리콘질화물로 형성된 실리콘 질화막인 것이 바람직하다. 그리고 상기 실리콘 질화막은 화학기상증착을 통하여 약 1800Å의 두께를 갖도록 적층한다.Subsequently, a hard mask layer 108 is formed on the first metal silicide layer 106. The hard mask layer 108 may be a silicon nitride layer formed of silicon nitride. The silicon nitride film is laminated to have a thickness of about 1800 kPa through chemical vapor deposition.

이어서 상기 하드 마스크막(108) 상에 제2 금속 실리사이드막(110)을 형성한다. 여기서 상기 제2 금속 실리사이드막(110)의 예로서는 텅스텐(W) 실리사이드, 몰리브덴(Mo) 실리사이드, 티타늄(Ti) 실리사이드, 탄탈륨(Ta) 실리사이드를 들 수 있다. 이들은 2 이상을 순차적으로 적층할 수도 있고, 또는 단독으로 적층할 수 있다. 그리고 상기 제2 금속 실리사이드막(110)은 텅스텐(W) 실리사이드인 것이 바람직하다. 그리고 상기 텅스텐(W) 실리사이드는 화학기상증착을 통하여 약 600Å의 두께를 갖도록 적층한다. Subsequently, a second metal silicide layer 110 is formed on the hard mask layer 108. Examples of the second metal silicide layer 110 may include tungsten (W) silicide, molybdenum (Mo) silicide, titanium (Ti) silicide, and tantalum (Ta) silicide. These may laminate | stack two or more sequentially, or may laminate | stack independently. In addition, the second metal silicide layer 110 may be tungsten (W) silicide. The tungsten (W) silicide is deposited to have a thickness of about 600 kPa through chemical vapor deposition.

특히 제2 금속 실리사이드막(110)의 종류 및 두께는 후속공정에 의하여 제2 금속 실리사이드막 패턴(도시하지 않음)으로 변경되어 마스크막으로 사용된 후에, 추가 공정 없이 제거되기 쉽도록 정해진다. 따라서 상기 제2 금속 실리사이드막 패턴은 상기 제1 금속 실리사이드막(106)이 식각될 때 동시에 제거되도록 상기 제1 금속 실리사이드막(106)과 동일한 재질이며 그 두께가 얇게 형성되는 것이 바람직하다. In particular, the type and thickness of the second metal silicide film 110 is changed to a second metal silicide film pattern (not shown) by a subsequent process, and then used as a mask film. Accordingly, the second metal silicide layer pattern may be formed of the same material as the first metal silicide layer 106 and may have a thin thickness so that the second metal silicide layer 106 is simultaneously removed when the first metal silicide layer 106 is etched.

아울러 상기 제2 금속 실리사이드(110)막 상에 반사방지막(112)을 형성한다. 여기서 반사방지막(112)은 제2 금속 실리사이드 패턴(도시하지 않음)을 형성하기 위한 사진 식각 공정시 하부막, 즉 상기 제2 금속 실리사이드막(110) 상에서 광원이 난반사되는 것을 방지하기 위한 것이다. 그리고 반사방지막(112)은 예를 들어, 유기 계열(organic)의 물질을 사용할 수 있다. 그리고, 상기 반사방지막(112)을 사용하는 것은 공정에 따라 생략할 수 도 있다. 여기서 상기 반사방지막(112)은 유기 계열(organic)의 물질을 사용하는 것이 바람직하다. 그리고 상기 반사방지막(112)은 약 380Å의 두께를 갖도록 적층한다. In addition, an anti-reflection film 112 is formed on the second metal silicide 110 film. Here, the anti-reflection film 112 is to prevent diffuse reflection of the light source on the lower layer, that is, the second metal silicide layer 110 during the photolithography process for forming the second metal silicide pattern (not shown). In addition, the anti-reflection film 112 may use, for example, an organic material. In addition, the use of the anti-reflection film 112 may be omitted depending on the process. In this case, the anti-reflection film 112 may be formed of an organic material. And the anti-reflection film 112 is laminated to have a thickness of about 380.

도 2를 참조하면, 상기 반사방지막(112) 상에 감광막 패턴(114)을 형성한다. 구체적으로, 상기 반사방지막(112) 상에 감광액(도시안됨)을 도포한 후, 통상의 사진공정에 의해 게이트 전극을 형성하기 위한 감광막 패턴(114)을 형성한다. Referring to FIG. 2, a photoresist pattern 114 is formed on the anti-reflection film 112. Specifically, after the photoresist (not shown) is applied on the anti-reflection film 112, a photoresist pattern 114 for forming a gate electrode is formed by a general photographic process.

도 3을 참조하면, 상기 감광층 패턴(114)을 마스크로 사용하는 식각 공정을 수행하여 상기 반사방지막(112) 및 제2 금속 실리사이드막(110)을 반사방지막 패턴 (112a) 및 제2 금속 실리사이드막 패턴(110a)으로 형성한다.Referring to FIG. 3, an anti-reflection film 112 and a second metal silicide film 110 may be formed into an anti-reflection film pattern 112a and a second metal silicide by performing an etching process using the photosensitive layer pattern 114 as a mask. It is formed into a film pattern 110a.

이 때, 상기 식각 공정에 의하여 상기 제2 금속 실리사이드막 패턴(110a)의 측벽에 폴리머가 증착될 수 있다. 이렇게 발생된 폴리머는 후속공정을 방해할 수 있다. 그 결과로 형성되는 게이트 전극의 CD(critical dimension)의 균일성(uniformity)이 저하된다. In this case, a polymer may be deposited on sidewalls of the second metal silicide layer pattern 110a by the etching process. The polymer thus produced can interfere with subsequent processing. As a result, the uniformity of the CD (critical dimension) of the gate electrode formed is lowered.

그러므로 상기 폴리머를 제거하기 위하여 제2 금속 실리사이드막 패턴(110a)을 형성한 이후에 에싱(ashing)과 스트립(strip) 공정을 진행한다. 이로써 제2 금속 실리사이드막 패턴(110a)의 측벽에 증착된 폴리머가 제거될 수 있다. 그 결과로 후속에 형성되는 게이트 전극의 CD(critical dimension)의 균일성(uniformity)이 향상될 수 있다. Therefore, an ashing and strip process is performed after the second metal silicide layer pattern 110a is formed to remove the polymer. As a result, the polymer deposited on the sidewall of the second metal silicide layer pattern 110a may be removed. As a result, the uniformity of the critical dimension (CD) of the subsequently formed gate electrode can be improved.

특히 종래기술에서는 상기 에싱(ashing) 공정을 수행하기가 어려워 상기 폴리머가 제거되지 않은 상태로 후속 공정을 수행하였는데, 여기서는 상기 에싱 공정에 의하여 손상 받는 막들이 없기 때문에 상기 에싱 공정을 수행하는데 어려움이 없다. 때문에 상기 폴리머 제거가 용이할 수 있다. In particular, in the prior art, it is difficult to perform the ashing process, so that the subsequent process is performed without removing the polymer. Here, since there are no films damaged by the ashing process, there is no difficulty in performing the ashing process. . Therefore, the polymer may be easily removed.

또한 상기 에싱(ashing)과 스트립(strip) 공정을 수행함으로 감광막 패턴(114) 및 상기 반사방지막 패턴(112a)도 동시에 제거한다.In addition, the ashing and strip processes are performed to remove the photoresist pattern 114 and the anti-reflection film pattern 112a at the same time.

이로써 상기 하드 마스크막(108) 상에는 상기 폴리머, 상기 감광막 패턴(114) 및 상기 반사방지막 패턴(112a)이 제거된 제2 금속 실리사이드막 패턴(110a)만 남는다. As a result, only the second metal silicide layer pattern 110a from which the polymer, the photoresist layer pattern 114, and the anti-reflection layer pattern 112a are removed may remain on the hard mask layer 108.

도 4를 참조하면, 상기 제2 금속 실리사이드막 패턴(110a)을 마스크로 사용 하는 식각 공정을 수행하여 상기 하드 마스크막(108)을 하드 마스크막 패턴(108a)으로 형성한다.Referring to FIG. 4, the hard mask layer 108 is formed as a hard mask layer pattern 108a by performing an etching process using the second metal silicide layer pattern 110a as a mask.

이 때, 상기 식각 공정에 의하여 상기 하드 마스크막 패턴(108a)의 측벽에 폴리머가 증착될 수 있다. 이렇게 발생된 폴리머는 후속공정을 방해할 수 있다. 그 결과로 형성되는 게이트 전극의 CD(critical dimension)의 균일성(uniformity)이 저하된다. In this case, a polymer may be deposited on sidewalls of the hard mask layer pattern 108a by the etching process. The polymer thus produced can interfere with subsequent processing. As a result, the uniformity of the CD (critical dimension) of the gate electrode formed is lowered.

그러므로 상기 폴리머를 제거하기 위하여 상기 하드 마스크막 패턴(108a)을 형성한 이후에 에싱(ashing)과 스트립(strip) 공정을 진행한다. 이로써 상기 하드 마스크막 패턴(108a)의 측벽에 증착된 폴리머가 제거된다. 그 결과로 후속에 형성되는 게이트 전극의 CD(critical dimension)의 균일성(uniformity)이 향상될 수 있다. Therefore, an ashing and strip process is performed after the hard mask layer pattern 108a is formed to remove the polymer. As a result, the polymer deposited on the sidewall of the hard mask layer pattern 108a is removed. As a result, the uniformity of the critical dimension (CD) of the subsequently formed gate electrode can be improved.

도 5를 참조하면, 상기 하드 마스크막 패턴(108a)을 마스크로 사용하는 식각 공정을 수행하여 상기 제1 금속 실리사이드막(106) 및 폴리 실리콘막(104)이 제1 금속 실리사이드막 패턴(106a) 및 폴리 실리콘막 패턴(104a)으로 형성되어 게이트 전극(116)을 이루는 동시에 상기 제2 금속 실리사이드막 패턴(110a)은 제거된다. Referring to FIG. 5, the first metal silicide layer 106 and the polysilicon layer 104 are formed on the first metal silicide layer pattern 106a by performing an etching process using the hard mask layer pattern 108a as a mask. And the second metal silicide layer pattern 110a is formed from the polysilicon layer pattern 104a to form the gate electrode 116.

구체적으로 도 3 및 4에서 상술한 바대로, 상기 에싱과 스트립을 수행하여 상기 제2 금속 실리사이드막 패턴(110a) 및 하드 마스크막 패턴(108a)의 측벽에 증착된 상기 폴리머가 제거된 상태에서 상기 게이트 전극을 형성하기 때문에, 상기 게이트 전극(116)이 양호하게 패턴화되고, 이로써 상기 게이트 전극(116)의 CD(critical dimension)의 균일성(uniformity)이 향상될 수 있다. Specifically, as described above with reference to FIGS. 3 and 4, the polymer deposited on the sidewalls of the second metal silicide layer pattern 110a and the hard mask layer pattern 108a is removed by performing the ashing and stripping. Since the gate electrode is formed, the gate electrode 116 is well patterned, thereby improving the uniformity of the critical dimension (CD) of the gate electrode 116.

그리고 상기 제1 금속 실리사이드막(106)의 두께가 약 1200Å으로 제2 금속 실리사이드막(110)의 두께인 약 600Å보다 두껍고, 제1 금속 실리사이드막(106)과 제2 금속 실리사이드막(110)은 같은 종류의 재질이기 때문에, 상기 제1 금속 실리사이드막(106)이 식각될 때 상기 제2 금속 실리사이드막 패턴(110a)이 제거된다. 이로써 사용되어지고 불필요한 제2 금속 실리사이드막 패턴(110a)을 추가 공정 없이 제거할 수 있다. The first metal silicide layer 106 has a thickness of about 1200 GPa, which is thicker than about 600 GPa, which is the thickness of the second metal silicide layer 110, and the first metal silicide layer 106 and the second metal silicide layer 110 are Since the same type of material is used, the second metal silicide layer pattern 110a is removed when the first metal silicide layer 106 is etched. As a result, the unnecessary and unnecessary second metal silicide layer pattern 110a may be removed without further processing.

본 발명에 따른 반도체 장치의 제조방법은 금속 실리사이드막을 하드 마스크막 상에 구비시켜 하드 마스크막 패턴을 형성하기 위한 식각 마스크막으로 사용함으로, 상기 금속 실리사이드막을 식각할 때 상기 금속 실리사이드막 패턴의 측벽에 증착되는 폴리머가 에싱 및 스트립 공정에 의하여 수월하게 제거된다. 때문에 후속에 형성되는 게이트 전극의 CD(critical dimension)의 균일성(uniformity)이 향상될 수 있다. In the method of manufacturing a semiconductor device according to the present invention, a metal silicide layer is provided on a hard mask layer and used as an etch mask layer for forming a hard mask layer pattern. The deposited polymer is easily removed by ashing and stripping processes. Because of this, the uniformity of the critical dimension (CD) of the subsequently formed gate electrode can be improved.

그리고 사용된 상기 금속 실리사이드막은 추가 공정 없이 게이트 전극을 형성할 때, 동시에 제거할 수 있다. And the metal silicide film used can be removed at the same time when forming the gate electrode without further processing.

이로써 작은 사이즈의 게이트 전극을 수월하게 형성할 수 있다. As a result, a small sized gate electrode can be easily formed.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims (4)

반도체 기판 상에 게이트 절연막, 폴리 실리콘막, 제1 금속 실리사이드막, 하드 마스크막, 제2 금속 실리사이드막 및 반사방지막을 순차적으로 적층하는 단계;Sequentially depositing a gate insulating film, a polysilicon film, a first metal silicide film, a hard mask film, a second metal silicide film, and an antireflection film on a semiconductor substrate; 상기 반사방지막 상에 감광층 패턴을 형성하는 단계;Forming a photosensitive layer pattern on the anti-reflection film; 상기 감광층 패턴을 마스크로 사용하는 식각 공정을 수행하여 상기 반사방지막 및 제2 금속 실리사이드막을 반사방지막 패턴 및 제2 금속 실리사이드막 패턴으로 형성하는 단계;Performing an etching process using the photosensitive layer pattern as a mask to form the anti-reflection film and the second metal silicide film as the anti-reflection film pattern and the second metal silicide film pattern; 상기 식각 공정에 의해 상기 제2 금속 실리사이드막 패턴의 측벽에 증착된 폴리머를 제거하는 동시에 상기 감광막 패턴 및 상기 반사방지막 패턴을 제거하는 단계;Removing the polymer deposited on the sidewalls of the second metal silicide layer pattern by the etching process and simultaneously removing the photoresist pattern and the anti-reflection layer pattern; 상기 제2 금속 실리사이드막 패턴을 마스크로 사용하는 식각 공정을 수행하여 상기 하드 마스크막을 하드 마스크막 패턴으로 형성하는 단계; 및Performing an etching process using the second metal silicide layer pattern as a mask to form the hard mask layer as a hard mask layer pattern; And 상기 하드 마스크막 패턴을 마스크로 사용하는 식각 공정을 수행하여 상기 제1 금속 실리사이드막 및 폴리 실리콘막이 제1 금속 실리사이드막 패턴 및 폴리 실리콘막 패턴으로 형성되어 게이트 전극을 이루는 동시에 상기 제2 금속 실리사이드막 패턴이 제거되는 단계를 포함하는 반도체 장치의 제조방법.The first metal silicide layer and the polysilicon layer are formed of the first metal silicide layer pattern and the polysilicon layer pattern to form a gate electrode by performing an etching process using the hard mask layer pattern as a mask to form a gate electrode. A method of manufacturing a semiconductor device comprising the step of removing the pattern. 제1항에 있어서, 상기 제1 금속 실리사이드막은 텅스텐(W) 실리사이드, 몰리브덴(Mo) 실리사이드, 티타늄(Ti) 실리사이드 및 탄탈륨(Ta) 실리사이드로 구성되는 그룹으로부터 선택되는 적어도 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 1, wherein the first metal silicide layer is at least one selected from the group consisting of tungsten (W) silicide, molybdenum (Mo) silicide, titanium (Ti) silicide, and tantalum (Ta) silicide. Method of manufacturing a semiconductor device. 제1항에 있어서, 상기 제2 금속 실리사이드막은 텅스텐(W) 실리사이드, 몰리브덴(Mo) 실리사이드, 티타늄(Ti) 실리사이드 및 탄탈륨(Ta) 실리사이드로 구성되는 그룹으로부터 선택되는 적어도 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 1, wherein the second metal silicide layer is at least one selected from the group consisting of tungsten (W) silicide, molybdenum (Mo) silicide, titanium (Ti) silicide, and tantalum (Ta) silicide. Method of manufacturing a semiconductor device. 제1항에 있어서, 상기 하드 마스크막은 실리콘질화물로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein said hard mask film is formed of silicon nitride.
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CN105140116A (en) * 2015-08-11 2015-12-09 上海华虹宏力半导体制造有限公司 Sidewall roughness improvement method of hard mask under magnetically enhanced reactive ion etching

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