KR100632617B1

KR100632617B1 - Repair circuit

Info

Publication number: KR100632617B1
Application number: KR1020020084299A
Authority: KR
Inventors: 공용호; 김창일
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-12-26
Filing date: 2002-12-26
Publication date: 2006-10-09
Also published as: KR20040057540A

Abstract

레이저로 절단 가능한 리페어용 퓨즈와; 비교용 저항과; 상기 퓨즈의 절단 여부에 따른 저항 값과 상기 저항의 저항 값을 비교하여 논리 신호를 생성하는 비교부와; 상기 비교부의 출력에 따라 리페어 정보를 생성하는 수단을 포함하여 이루어 진 리페어 회로가 개시된다.
A repair fuse capable of cutting with a laser; Comparative resistance; A comparator configured to generate a logic signal by comparing a resistance value according to whether the fuse is disconnected with a resistance value of the resistance; A repair circuit including a means for generating repair information according to an output of the comparator is disclosed.

리페어 회로, 비교용 저항, 퓨즈 절단Repair circuit, comparative resistor, fuse cut

Description

Repair circuit

도 1 은 종래 기술에 따른 리페어 회로도이다.1 is a repair circuit diagram according to the prior art.

도 2 는 본 발명에 따른 리페어 회로도이다.2 is a repair circuit diagram according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

F: 퓨즈 R:저항F: Fuse R: Resistance

N1 및 N2:NMOS트랜지스터N1 and N2: NMOS transistors

P1 및 P2: PMOS트랜지스터
P1 and P2: PMOS Transistors

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 불량 메모리 셀을 리던던시 메모리 셀로 대체하기 위한 리페어 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to a repair circuit for replacing a defective memory cell with a redundant memory cell.

반도체 메모리 장치나 내장형 메모리 블록을 가지는 복합 반도체 메모리 장치 등은 통상적으로 정상(normal) 메모리 셀에 불량이 발생했을 때 이를 대체하기 위하여 리던던시 회로를 구비하고 있다. 리던던시 회로는 일반적으로 불량 메모리 셀들을 대신하여 사용하기 위한 리던던시 메모리 셀들과 리던던시 메모리 셀들을 선택하기 위한 리페어 회로를 포함한다. 리페어 회로는 다수의 퓨즈들을 포함하여 구성된다. 이와 같이 불량 메모리 셀을 리페어하기 위해 사용되는 퓨즈들은 일반적으로 레이저로 절단이 가능한 퓨즈들로서 불량 메모리 셀들의 어드레스가 입력될 때 이들을 인식하여 불량 메모리 셀 대신에 리던던시 메모리 셀이 억세스되도록 한다. 따라서, 일반적으로 퓨즈들은 웨이퍼(wafer) 레벨에서의 메모리 테스트후에 선별적으로 절단된다.BACKGROUND OF THE INVENTION A semiconductor memory device or a compound semiconductor memory device having an embedded memory block generally includes a redundancy circuit to replace a failure in a normal memory cell. The redundancy circuit generally includes redundancy memory cells for use in place of bad memory cells and a repair circuit for selecting redundancy memory cells. The repair circuit comprises a plurality of fuses. As such, the fuses used to repair the defective memory cells are generally laser cut fuses that recognize when the addresses of the defective memory cells are input so that the redundant memory cells are accessed instead of the defective memory cells. Thus, fuses are typically cut selectively after memory testing at the wafer level.

도 1을 참조하여 종래 기술에 따른 리페어 회로를 설명하기로 한다.A repair circuit according to the prior art will be described with reference to FIG. 1.

퓨즈(F)가 절단되지 않은 경우 노드(A0)의 전위는 하이 상태가 된다. 그러므로 인버터(I1)의 출력은 로우 상태가 된다. 인버터(I1)의 출력에 의해 NMOS트랜지스터(N1)가 턴오프 상태를 유지한다. 노드(A0)의 전위는 하이 상태 그리고 인버터(I1)의 출력은 로우 상태이므로 트랜스 미션 게이트(T1)는 턴온 되는 반면 트랜스 미션 게이트(T2)는 턴오프되어 어드레스 선택 제어 신호(axyi)는 출력단(raxyi_o)으로 전달되지만 어드레스 선택 제어 바 신호(axyib)는 출력단(raxyi_o)으로 전달되지 못하게 된다. When the fuse F is not blown, the potential of the node A0 becomes high. Therefore, the output of the inverter I1 goes low. The NMOS transistor N1 is kept turned off by the output of the inverter I1. Since the potential of the node A0 is high and the output of the inverter I1 is low, the transmission gate T1 is turned on while the transmission gate T2 is turned off so that the address selection control signal axyi is output to the output terminal ( raxyi_o), but the address selection control bar signal axyib is not transmitted to the output terminal raxyi_o.

퓨즈(F)가 레이저 등에 의해 절단된 경우 노드(A0)의 전위는 로우 상태가 된다. 그러므로 인버터(I1)의 출력은 하이 상태 된다. 인버터(I1)의 출력에 의해 NMOS트랜지스터(N1)가 턴온되어 노드(A0)의 전위는 확실하게 로우 상태로 유지된다. 노드(A0)의 전위는 로우 상태 그리고 인버터(I1)의 출력은 하이 상태이므로 트랜스 미션 게이트(T1)는 턴오프되는 반면에 트랜스 미션 게이트(T2)는 턴온 상태를 유지하게 되므로 리페어 어드레스 선택 제어 신호(axyi)는 출력단(raxyi_o) 으로 전달되지 못하게 된다. 그러나, 어드레스 선택 제어 바 신호(axyib)는 출력단(raxyi_o)으로 전달된다. When the fuse F is cut by a laser or the like, the potential of the node A0 goes low. Therefore, the output of the inverter I1 becomes high. The NMOS transistor N1 is turned on by the output of the inverter I1 so that the potential of the node A0 is kept low. Repair address selection control signal because the potential of node A0 is low and the output of inverter I1 is high, so transmission gate T1 is turned off while transmission gate T2 remains on. (axyi) is not passed to the output (raxyi_o). However, the address selection control bar signal axyb is transmitted to the output raxyi_o.

그런데, 퓨즈(F)가 레이저등에 의해 절단되었음에도 불구하고 미세한 저항 성분에 의해 노드(A0)가 로우 상태에서 하이 상태로 변하는 경우가 발생하게 되면 전술한 바와 같이 출력단(raxyi_o)으로 어드레스 선택 제어 신호(axyi)가 전달되어 오동작을 일으키게 한다.
However, even though the fuse F is cut by the laser or the like, when the node A0 changes from the low state to the high state due to the minute resistance component, the address selection control signal ( axyi) is passed to cause a malfunction.

따라서, 본 발명은 리페어 퓨즈 절단시 미세한 저항 성분에 의해 리페어 정보가 바뀌는 것을 방지할 수 있는 리페어 회로를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a repair circuit capable of preventing the repair information from being changed by a minute resistance component when the repair fuse is cut.

상술한 목적을 달성하기 위한 본 발명에 따른 리페어 회로는 레이저로 절단 가능한 리페어용 퓨즈와;Repair circuit according to the present invention for achieving the above object is a laser-cuttable fuse;

비교용 저항과;Comparative resistance;

상기 퓨즈의 절단 여부에 따른 저항 값과 상기 저항의 저항 값을 비교하여 논리 신호를 생성하는 비교부와:A comparison unit configured to generate a logic signal by comparing a resistance value according to whether the fuse is disconnected with a resistance value of the resistance;

상기 비교부의 출력에 따라 리페어 정보를 생성하는 수단을 포함하여 이루어 진 것을 특징으로 한다.And means for generating repair information according to the output of the comparator.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2 는 본 발명에 따른 리페어 회로도로써 그 구성을 설명하면 다음과 같 다.2 is a repair circuit diagram according to the present invention.

전원과 노드(K1)간에 리페어용 퓨즈(F)가 접속되고, 노드(K1)과 노드(B0)간에는 노드(K3)의 전위에 따라 제어되는 PMOS트랜지스터(P2)가 접속된다. 노드(B0) 및 접지간에는 노드(K3)의 전위에 따라 제어되는 NMOS트랜지스터(N2)가 접속된다. The repair fuse F is connected between the power supply and the node K1, and the PMOS transistor P2 controlled according to the potential of the node K3 is connected between the node K1 and the node B0. An NMOS transistor N2 controlled according to the potential of the node K3 is connected between the node B0 and ground.

또한, 전원과 노드(K2)간에 비교용 저항(R)이 접속되고, 노드(K2)와 노드(K3)간에는 노드(B0)의 전위에 따라 제어되는 PMOS트랜지스터(P1)가 접속된다. 노드(K3) 및 접지간에는 노드(K3)의 전위에 따라 제어되는 NMOS트랜지스터(N1)가 접속된다. In addition, the comparison resistor R is connected between the power supply and the node K2, and the PMOS transistor P1 controlled according to the potential of the node B0 is connected between the node K2 and the node K3. An NMOS transistor N1 controlled according to the potential of the node K3 is connected between the node K3 and the ground.

노드(B0)와 노드(B1)간에는 인버터(I2)가 접속되고, 노드(B0)와 접지간에는 노드(B1)의 전위에 따라 제어되는 NMOS트랜지스터(N3)가 접속된다. 노드(B0)와 노드(B1)간에는 트랜스 미션 게이트(T3)가 접속되는데, 트랜스 미션게이트(T1)의 스위칭 동작에 어드레스 선택 제어 신호(axyi)가 출력단(raxyi_o)으로 전달된다. 또한, 노드(B0)와 노드(B1)간에는 트랜스 미션 게이트(T4)가 접속되는데, 트랜스 미션게이트(T2)의 스위칭 동작에 따라 어드레스 선택 제어 바 신호(axyib)가 출력단(raxyi_o)으로 전달된다.The inverter I2 is connected between the node B0 and the node B1, and the NMOS transistor N3 controlled according to the potential of the node B1 is connected between the node B0 and the ground. The transmission gate T3 is connected between the node B0 and the node B1. The address selection control signal axyi is transmitted to the output terminal raxyi_o during the switching operation of the transmission gate T1. In addition, the transmission gate T4 is connected between the node B0 and the node B1. The address selection control bar signal axyb is transmitted to the output terminal raxyi_o according to the switching operation of the transmission gate T2.

상술한 바와 같이 구성된 리페어 회로의 동작을 상세히 설명하기로 한다.The operation of the repair circuit configured as described above will be described in detail.

A. 퓨즈(F)가 절단되지 않았을 경우A. Fuse not blown

퓨즈(F)는 절단되지 않았을 경우 통상 5KΩ의 저항을 갖게 되며, 절단된 경우에는 이상적으로 무한대의 저항값을 가지게 된다. 비교 저항(R)은 바람직하게는 500MΩ의 저항값을 갖도록 설계한다. The fuse F has a resistance of 5 KΩ when not cut, and ideally has an infinite resistance value when cut. The comparative resistor R is preferably designed to have a resistance value of 500 MΩ.

퓨즈(F)가 절단되지 않았을 때에는 퓨즈(F)의 저항값이 비교 저항(R)의 저항 값보다 작기 때문에 트랜지스터(P2 및 N2)를 통해 접지로 흐르는 전류가 트랜지스터(P1 및 N1)를 통해 흐르는 전류보다 크게 되어 노드(B0)의 전위는 하이 레벨이 된다. 인버터(I2)의 출력은 로우 상태가 되므로 트랜스미션 게이트(T3)가 턴온되어 어드레스 선택 제어 신호(axyi)가 출력단(raxyi_o)으로 전달된다. When the fuse F is not cut, since the resistance value of the fuse F is smaller than the resistance value of the comparison resistor R, a current flowing through the transistors P2 and N2 to the ground flows through the transistors P1 and N1. It becomes larger than the current, and the potential of the node B0 becomes a high level. Since the output of the inverter I2 is in a low state, the transmission gate T3 is turned on and the address selection control signal axyi is transmitted to the output terminal raxyi_o.

B. 퓨즈(F)가 절단된 경우 B. When fuse F is blown

퓨즈(F)가 절단된 경우에는 미세 저항이 존재한다고 하더라도 퓨즈(F)의 저항값이 비교 저항(R)의 저항 값보다 크게 트랜지스터(P2 및 N2)를 통해 접지로 흐르는 전류가 트랜지스터(P1 및 N1)를 통해 흐르는 전류보다 작게 되어 노드(B0)의 전위는 로우 레벨이 된다. 인버터(I2)의 출력은 하이 상태가 되므로 트랜스미션 게이트(T4)가 턴온되어 어드레스 선택 제어 바 신호(axyib)가 출력단(raxyi_o)으로 전달된다. In the case where the fuse F is blown, even if a fine resistance exists, the current flowing through the transistors P2 and N2 to the ground is larger than the resistance value of the comparative resistor R, even though the resistance of the fuse F is increased. It becomes smaller than the current flowing through N1), and the potential of the node B0 is at a low level. Since the output of the inverter I2 becomes high, the transmission gate T4 is turned on so that the address selection control bar signal axyb is transmitted to the output terminal raxyi_o.

전술한 비교 저항은 퓨즈가 절단되지 않았을 경우의 저항 값보다는 크고 퓨즈가 절단되었더라도 미세한 저항이 존재 할 경우 이 미세한 저항 값보다는 작게 만드는 것이 바람직하다.It is preferable to make the above-mentioned comparative resistance larger than the resistance value when the fuse is not cut and smaller than the minute resistance value when there is a minute resistance even if the fuse is cut.

즉, 퓨즈의 절단시 존재하는 미세 저항에 상관없이 정확한 리페어 정보를 출력으로 전달할 수 있게 된다.
In other words, accurate repair information can be transmitted to the output regardless of the micro resistance existing when the fuse is cut.

상술한 바와 같이 본 발명에 의하면 리페어 퓨즈의 절단시 미세한 저항의 존 재로 인해 리페어 정보가 뒤바뀌는 현상을 제거할 수 있는 탁월한 효과가 있다.As described above, according to the present invention, there is an excellent effect of eliminating the phenomenon that the repair information is changed due to the presence of minute resistance when the repair fuse is cut.

본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다. Although the present invention has been described with reference to the embodiments, one of ordinary skill in the art can modify and change various forms using such embodiments, and thus the present invention is not limited to these embodiments. It is limited by the claims.

Claims

A repair fuse capable of cutting with a laser;

Comparative resistance;

A comparison unit configured to generate a logic signal by comparing a resistance value according to whether the fuse is disconnected with a resistance value of the resistance;

And a means for generating repair information according to the output of the comparison unit.

The method of claim 1,

The comparator comprises a first PMOS transistor connected between the repair fuse and an output of the comparator;

A first NMOS transistor connected between the output of the comparator and ground;

A second PMOS transistor connected between said comparison resistor and a first node;

And a second NMOS transistor connected between the first node and ground, wherein the first PMOS transistor, the first and second NMOS transistors are controlled according to the potential of the first node, and the second PMOS transistor is connected to the first node. Repair circuit, characterized in that controlled according to the output of the comparator.

The method of claim 1,

The comparison resistance is a repair circuit, characterized in that larger than the resistance value when the fuse is not blown, but smaller than this fine resistance value when there is a minute resistance even if the fuse is blown.