KR100871376B1 - Fuse Circuit - Google Patents
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Abstract
본 발명은 퓨즈 회로에 관하여 개시한다. 개시된 본 발명은 퓨즈를 포함하는 퓨즈부; 상기 퓨즈부의 일단과 전원 전압단 사이에 연결되며, 상기 퓨즈로 공급되는 전류를 제어하여 가변적인 풀업 전압을 공급하는 풀업 전압 공급부; 상기 퓨즈부의 타단과 접지 전압단 사이에 연결되며, 상기 퓨즈부의 타단으로 풀다운 전압을 공급하는 풀다운 전압 공급부; 및 상기 퓨즈부의 타단과 상기 접지 전압단 사이에 연결되며, 상기 퓨즈부의 출력을 래치하는 래치부; 를 포함하여 구성됨을 특징으로 하는 퓨즈 회로.를 포함하여 구성되며, 공정 변수에 의해 설계시 설정된 퓨즈 저항 값과 다른 저항 값을 갖는 퓨즈 회로의 전류를 조절하여 누설 전류를 감소시키고 퓨즈 신호의 안정성을 개선함으로써 퓨즈 불량을 개선하는 효과가 있다. The present invention relates to a fuse circuit. The present invention disclosed is a fuse unit including a fuse; A pull-up voltage supply unit connected between one end of the fuse unit and a power supply voltage terminal to control a current supplied to the fuse to supply a variable pull-up voltage; A pull-down voltage supply unit connected between the other end of the fuse unit and a ground voltage terminal and supplying a pull-down voltage to the other end of the fuse unit; A latch part connected between the other end of the fuse part and the ground voltage terminal and latching an output of the fuse part; A fuse circuit comprising: a fuse circuit comprising: a fuse circuit having a resistance value different from the fuse resistance value set at the time of design by a process variable to reduce leakage current and improve the stability of the fuse signal. By improving, there is an effect of improving fuse failure.
Description
도 1은 리페어 회로에 사용된 종래의 퓨즈 회로를 나타내는 회로도.1 is a circuit diagram showing a conventional fuse circuit used in a repair circuit.
도 2는 리페어 회로에 사용된 본 발명의 일실시예에 따른 퓨즈 회로를 나타내는 회로도.2 is a circuit diagram illustrating a fuse circuit according to an exemplary embodiment of the present invention used in a repair circuit.
본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 리페어 회로 등에 사용되는 퓨즈 회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and more particularly, to a fuse circuit used in a repair circuit and the like.
일반적으로, 반도체 메모리는 리던던시 셀을 배치해 두고 불량이 발생한 셀을 리던던시 셀로 대체함으로써 수율을 향상시키는 리던던시(redundancy) 방식을 사용한다. 이러한 역활을 담당하는 리페어 회로는 퓨즈를 사용하여 불량 셀을 리던던시 셀과 대체한다. In general, a semiconductor memory uses a redundancy scheme in which a redundancy cell is disposed and a defective cell is replaced with a redundant cell to improve a yield. The repair circuit responsible for this role uses a fuse to replace the defective cell with the redundancy cell.
다시말해, 웨이퍼 공정이 종료되면 테스트를 통해 발견된 불량 셀을 리던던시 셀로 대체하는 프로그래밍을 퓨즈에 수행한다. 따라서, 실제 사용시 불량 셀에 대한 어드레스가 입력되면 퓨즈에서 어드레스 디코딩이 이루어져 리던던시 셀의 어드레스 라인으로 선택이 바뀌게 된다. In other words, at the end of the wafer process, the fuse is programmed to replace the defective cells found in the test with redundancy cells. Therefore, when an address for a bad cell is input in actual use, address decoding is performed on the fuse to change the selection to the address line of the redundancy cell.
이러한 퓨즈는 대체적으로 전도층으로 형성되며 정상적인 상태에서는 연결되어 있다가 필요에 따라 레이저 등을 이용하여 끊을 수 있다. Such a fuse is generally formed of a conductive layer, which is connected in a normal state, and may be blown using a laser or the like as necessary.
도 1을 참조하면, 리페어 회로에 사용된 종래의 정적(Static) 퓨즈 회로는 퓨즈 인에이블 신호 FE에 의해 노말 워드라인(Normal Word Line)와 리페어 워드라인(Repair Word Line) 중 어느 하나를 활성화시키는 퓨즈 신호 FS를 출력한다. Referring to FIG. 1, a conventional static fuse circuit used in a repair circuit activates one of a normal word line and a repair word line by a fuse enable signal FE. Output fuse signal FS.
퓨즈 회로의 동작을 살펴보면, 퓨즈 인에이블 신호 FE가 비활성화되면, NMOS 트랜지스터(NM1)가 턴온되어 노드 ND1은 접지전압 VSS 레벨로 하강하여 로우 레벨이 되고, 퓨즈 신호 FS는 인버터(INV1)를 거쳐 하이 레벨로 출력되어 리페어 워드라인이 활성화된다. Referring to the operation of the fuse circuit, when the fuse enable signal FE is deactivated, the NMOS transistor NM1 is turned on so that the node ND1 falls to the ground voltage VSS level to become a low level, and the fuse signal FS passes through the inverter INV1 to be high. Output to the level activates the repair wordline.
퓨즈 인에이블 신호 FE가 활성화되면, PMOS 트랜지스터(PM1)가 턴온되어 노드 ND1은 전원전압 VDD 레벨로 상승하여 하이 레벨이 되고, 퓨즈 신호 FS는 인버터(INV1)를 거쳐 로우 레벨로 출력되어 노말 워드라인이 활성화된다. When the fuse enable signal FE is activated, the PMOS transistor PM1 is turned on so that the node ND1 rises to the power supply voltage VDD level, becomes a high level, and the fuse signal FS is output low through the inverter INV1 to output a normal word line. Is activated.
여기서, 퓨즈 F1이 블로잉(Blowing)되면, 노드 ND1은 로우 레벨을 유지하므로, 퓨즈 신호 FS는 하이 레벨이 되어 노말 워드라인이 비활성화되고 리페어 워드라인이 활성화된다. Here, when the fuse F1 is blown, the node ND1 maintains a low level, so that the fuse signal FS becomes a high level so that the normal word line is inactivated and the repair word line is activated.
한편, 퓨즈 F1이 블로잉되지 않은 상태에서 퓨즈 F1의 저항 값은 퓨즈 신호 FS의 레벨을 결정하는 데 중요한 역할을 담당하므로 설계시 최적화된 값을 갖도록 설정된다.On the other hand, in the state where the fuse F1 is not blown, the resistance value of the fuse F1 plays an important role in determining the level of the fuse signal FS, and thus is set to have an optimized value at design time.
그러나, 퓨즈 F1의 저항 값이 공정 변수에 의해 설계시와 달라지는 경우 누설 전류 증가 및 퓨즈 불량을 유발하는 문제가 있다. However, when the resistance value of the fuse F1 is different from the design time due to the process variable, there is a problem that causes an increase in leakage current and a fuse failure.
예컨데, 퓨즈 F1의 저항 값이 설계시 저항 값보다 큰 경우, 노드 ND1로 전달되는 전류의 크기가 제한되어 노드 ND1의 레벨 변경 속도가 지연되어 래치용 NMOS 트랜지스터(N2)를 통한 누설 전류가 증가하며, 퓨즈 F1의 저항 값이 설계시 저항 값보다 작은 경우, 노드 ND1로 전달되는 전류의 크기가 과잉되어 래치용 NMOS 트랜지스터(N2)를 통한 누설 전류가 증가하는 등의 문제가 있다. For example, if the resistance value of the fuse F1 is larger than the resistance value in the design, the amount of current delivered to the node ND1 is limited and the level change rate of the node ND1 is delayed, thereby increasing the leakage current through the latching NMOS transistor N2. When the resistance value of the fuse F1 is smaller than the resistance value in the design, there is a problem such that the amount of current delivered to the node ND1 is excessive and the leakage current through the latch NMOS transistor N2 increases.
또한, 퓨즈 F1의 저항 값이 설계시 저항 값보다 매우 커서 노드 ND1의 레벨을 변경하지 못하는 경우 퓨즈 신호 FS는 퓨즈 F1이 단락되었을 때의 신호를 출력하므로 퓨즈 불량이 증가되는 문제가 있다. In addition, when the resistance value of the fuse F1 is much larger than the resistance value in design, and the level of the node ND1 cannot be changed, the fuse signal FS outputs a signal when the fuse F1 is shorted, thereby increasing the fuse failure.
또한, 설계시 설정된 퓨즈 F1의 저항 값에 따라 풀업용 PMOS 트랜지스터(PM1)와 래치용 NMOS 트랜지스터(N2) 등의 구동 크기가 결정되므로 공정 변수에 의한 퓨즈 F1의 저항 값이 설계시 저항 값과 다른 경우 이를 보완하기 어려운 문제가 있다. In addition, since the driving sizes of the pull-up PMOS transistor PM1 and the latching NMOS transistor N2 are determined according to the resistance value of the fuse F1 set at the time of design, the resistance value of the fuse F1 due to the process variable is different from the resistance value at the time of design. If there is a problem that is difficult to compensate.
따라서, 본 발명은 퓨즈 저항 값에 따라 퓨즈를 통과하는 풀업 전류의 크기를 조절하는 전류 조절부를 포함하는 퓨즈 회로를 제공하여 누설 전류를 감소하는 데 있다. Accordingly, the present invention provides a fuse circuit including a current controller for adjusting the magnitude of the pull-up current passing through the fuse according to the fuse resistance value to reduce the leakage current.
본 발명의 다른 목적은 퓨즈 저항 값에 따라 래치용 트랜지스터의 구동 크기를 조절하는 저항성 퓨즈를 포함하는 퓨즈 회로를 제공하여 누설 전류를 감소하는 데 있다. Another object of the present invention is to reduce the leakage current by providing a fuse circuit including a resistive fuse for adjusting the drive size of the latch transistor according to the fuse resistance value.
본 발명의 또 다른 목적은 공정 변수에 의해 설계시 설정된 퓨즈 저항 값과 다른 저항 값을 갖는 퓨즈 회로의 전류를 조절함으로써 퓨즈 신호의 안정성을 개선하여 퓨즈 불량을 개선하는 데 있다. Another object of the present invention is to improve the stability of the fuse signal by adjusting the current of the fuse circuit having a resistance value different from the fuse resistance value set at the time of design by the process variable to improve the fuse failure.
상기한 본 발명의 목적을 달성하기 위한 퓨즈 회로는, 퓨퓨즈를 포함하는 퓨즈부; 상기 퓨즈부의 일단과 전원 전압단 사이에 연결되며, 상기 퓨즈로 공급되는 전류를 제어하여 가변적인 풀업 전압을 공급하는 풀업 전압 공급부; 상기 퓨즈부의 타단과 접지 전압단 사이에 연결되며, 상기 퓨즈부의 타단으로 풀다운 전압을 공급하는 풀다운 전압 공급부; 및 상기 퓨즈부의 타단과 상기 접지 전압단 사이에 연결되며, 상기 퓨즈부의 출력을 래치하는 래치부;를 포함한다. A fuse circuit for achieving the above object of the present invention, the fuse unit comprising a fuse; A pull-up voltage supply unit connected between one end of the fuse unit and a power supply voltage terminal to control a current supplied to the fuse to supply a variable pull-up voltage; A pull-down voltage supply unit connected between the other end of the fuse unit and a ground voltage terminal and supplying a pull-down voltage to the other end of the fuse unit; And a latch part connected between the other end of the fuse part and the ground voltage terminal and latching an output of the fuse part.
상기 풀업 전압 공급부는 상기 전원 전압단과 상기 퓨즈부 사이에 연결되어 제1 전류를 공급하는 풀업 드라이버; 및 상기 풀업 드라이버와 병렬로 연결되어 상기 퓨즈 저항 값에 상응하여 선택적으로 제2 전류를 공급하는 전류 조절부;를 포함하여 구성된다. The pull-up voltage supply part connected to the power supply voltage terminal and the fuse part to supply a first current; And a current regulator connected in parallel with the pull-up driver to selectively supply a second current corresponding to the fuse resistance value.
바람직하게는, 상기 풀업 전압 공급부는 상기 전류 조절부를 최소한 하나 이상 포함하여 구성된다. Preferably, the pull-up voltage supply unit is configured to include at least one of the current control unit.
상기 전류 조절부는 상기 전원 전압단과 상기 퓨즈부 사이에 직렬로 연결된 PMOS 트랜지스터와 퓨즈를 포함하여 구성된다. The current control unit includes a PMOS transistor and a fuse connected in series between the power supply voltage terminal and the fuse unit.
상기 PMOS 트랜지스터는 퓨즈 인에이블 신호에 의해 구동됨이 바람직하다.The PMOS transistor is preferably driven by a fuse enable signal.
상기 전류 조절부는 상기 퓨즈의 저항 값이 설계시 설정된 저항 값 이상 큰 경우 상기 제2 전류를 공급함이 바람직하다.Preferably, the current controller supplies the second current when the resistance value of the fuse is greater than or equal to a resistance value set at design time.
상기 래치부는 상기 퓨즈부의 출력 신호를 반전하는 인버터; 상기 퓨즈부의 출력단과 연결되고 상기 인버터의 출력 신호에 의해 제어되어 상기 퓨즈의 출력 신호를 래치하는 NMOS 트랜지스터; 및 상기 NMOS 트랜지스터와 상기 접지 전압단 사이에 연결되어 상기 NMOS 트랜지스터의 구동을 조절하는 저항 수단;을 포함하여 구성된다. The latch unit is an inverter for inverting the output signal of the fuse; An NMOS transistor connected to an output terminal of the fuse unit and controlled by an output signal of the inverter to latch an output signal of the fuse; And resistance means connected between the NMOS transistor and the ground voltage terminal to regulate driving of the NMOS transistor.
상기 저항 수단은 퓨즈를 포함하여 구성됨이 바람직하다.The resistance means preferably comprises a fuse.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다. Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
본 발명은 공정 변수에 의해 설계시 설정된 퓨즈 저항 값과 다른 퓨즈 저항 값을 갖는 퓨즈 회로의 전류를 조절함으로써 누설 전류를 감소하고 출력되는 퓨즈 신호의 정확성을 높여 퓨즈 불량을 개선하는 퓨즈 회로에 관한 것으로 바람직한 실시예를 도 2와 같이 제시한다. The present invention relates to a fuse circuit that reduces the leakage current and improves the accuracy of the output fuse signal by adjusting the current of the fuse circuit having a fuse resistance value different from the fuse resistance value set in the design by the process variable to improve the fuse failure Preferred embodiments are shown as in FIG. 2.
본 발명의 퓨즈 회로는 리페어 회로에 사용된 퓨즈 회로를 예시하여 설명한다. The fuse circuit of the present invention is described by exemplifying a fuse circuit used in a repair circuit.
도 2를 참조하면, 퓨즈 회로는 퓨즈부(20), 풀업 드라이버(22), 전류 조절부(24), 풀다운 드라이버(26) 및 래치부(28)를 포함하여 구성된다. Referring to FIG. 2, the fuse circuit includes a
퓨즈부(20)는 소정의 퓨즈 저항 값을 갖는 퓨즈 F2로 구성될 수 있다. 퓨즈 F2의 저항 값은 공정 변수에 의해 설계시와 같거나 다를 수 있다. The
풀업 드라이버(22)는 전원 전압 VDD와 퓨즈부(20) 사이에 연결되어 퓨즈 인에이블 신호 FE에 의해 퓨즈부(20)로 제1 전류를 제공하는 PMOS 트랜지스터(P2)를 포함하여 구성된다. 여기서, 제1 전류의 크기는 전원 전압 VDD와 PMOS 트랜지스터(P2)의 저항에 의해 정해진다. The pull-
전류 조절부(24)는 전원 전압 VDD와 퓨즈부(20) 사이에 직렬로 연결된 PMOS 트랜지스터(P3)와 제어 퓨즈 F3을 포함하여 구성될 수 있으며, 퓨즈 F2의 저항 값에 상응하여 선택적으로 퓨즈부(20)로 제2 전류를 제공한다. 여기서, 제2 전류의 크기는 전원 전압 VDD와 PMOS 트랜지스터(P3)의 저항과 제어 퓨즈 F3의 저항에 의해 정해진다.The
예컨데, 퓨즈 F2의 저항 값이 설계시 저항 값보다 큰 경우, 퓨즈 인에이블 신호 FE에 의해 PMOS 트랜지스터(P3)가 턴온되고 제어 퓨즈 F3을 통해 제2 전류가 퓨즈부(20)로 제공된다. 따라서, 퓨즈부(20)로 제공되는 전류의 크기는 풀업 드라이버(22)로부터 제공되는 제1 전류와 전류 조절부(24)로부터 제공되는 제2 전류를 더한 크기로 증가한다. For example, when the resistance value of the fuse F2 is larger than the resistance value in design, the PMOS transistor P3 is turned on by the fuse enable signal FE and a second current is provided to the
반면, 퓨즈 F2의 저항 값이 설계시와 같은 경우, 제어 퓨즈 F3을 블로잉시켜 퓨즈부(20)로 제공되는 전류의 크기를 제1 전류로 유지한다. On the other hand, when the resistance value of the fuse F2 is the same as in design, the control fuse F3 is blown to maintain the magnitude of the current provided to the
이러한 전류 조절부(24)는 전원 전압 VDD와 퓨즈부(20) 사이에 복수개 배치될 수 있을 것이다. The
풀다운 드라이버(26)는 퓨즈부(20)의 출력 노드 ND와 접지 전압 VSS 사이에 연결되어 퓨즈 인에이블 신호 FE에 의해 출력 노드 ND로 제3 전류를 공급하는 NMOS 트랜지스터(N3)를 포함하여 구성된다. 여기서, 제3 전류는 NMOS 트랜지스터(N3)이 턴온되어 출력 노드 ND의 전위를 접지 전압 VSS 레벨로 하는 전류이다. The pull-
래치부(28)는 출력 노드 ND의 신호를 반전시키는 인버터(INV3)와 출력 노드 ND에 연결되어 게이트로 인버터(INV3)의 출력을 인가받아 출력 노드 ND의 신호를 래치하는 NMOS 트랜지스터(N4) 및 NMOS 트랜지스터(N4)와 접지 전압 VSS 사이에 연결되어 퓨즈 F2의 저항 값에 상응하여 출력 노드 ND에서 접지전압으로 흐르는 전류를 감소시키는 저항성 퓨즈 F4를 포함하여 구성된다. The
예컨데, 퓨즈 F2의 저항 값이 설계시 저항 값보다 작은 경우, 출력 노드 ND로 제공되는 과잉 전류에 의해 접지 전압 VSS로 흐르는 누설 전류량을 저항성 퓨즈 F4에 의해 감소시킨다. 즉, 저항성 퓨즈 F4에 의해 NMOS 트랜지스터(N4)의 소스 드레인 전압차를 줄임으로써 출력 노드 ND의 전압 레벨이 급격히 바뀌는 동안에 누설되는 전류의 량을 줄인다. 반면, 퓨즈 F2의 저항 값이 설계시와 같은 경우, 저항성 퓨즈 F4는 출력 노드 ND의 출력에 영향을 미치지 않는다. For example, if the resistance value of fuse F2 is smaller than the resistance value in design, the amount of leakage current flowing to the ground voltage VSS by the excess current provided to the output node ND is reduced by the resistive fuse F4. In other words, by reducing the source-drain voltage difference of the NMOS transistor N4 by the resistive fuse F4, the amount of current leaked while the voltage level of the output node ND changes rapidly is reduced. On the other hand, if the resistance value of fuse F2 is the same as in design, the resistive fuse F4 does not affect the output of the output node ND.
상술한 바와 같이, 퓨즈 회로에서 공정 변수에 의해 설계시와 다른 퓨즈 저항 값을 갖을 때 이를 설계으로 보완할 수 있게 함으로써 누설 전류를 감소시키로 출력 신호의 안정성을 개선한다.As described above, when the fuse circuit has a fuse resistance value different from that of the design by the process variable, the design can be compensated for, thereby reducing the leakage current, thereby improving the stability of the output signal.
따라서, 본 발명에 의하면 퓨즈 저항 값에 따라 퓨즈를 통과하는 풀업 전류의 크기를 조절하는 전류 조절부를 포함하는 퓨즈 회로를 제공하여 누설 전류를 감소하는 효과가 있다. Therefore, according to the present invention, there is an effect of reducing the leakage current by providing a fuse circuit including a current controller for adjusting the magnitude of the pull-up current passing through the fuse according to the fuse resistance value.
또한, 본 발명에 의하면 퓨즈 저항 값에 따라 래치용 트랜지스터의 구동 크기를 조절하는 저항성 퓨즈를 포함하는 퓨즈 회로를 제공하여 누설 전류를 감소하 는 효과가 있다. In addition, according to the present invention there is an effect of reducing the leakage current by providing a fuse circuit including a resistive fuse for adjusting the drive size of the latch transistor in accordance with the fuse resistance value.
또한, 본 발명에 의하면 상기의 퓨즈 회로를 제공하여 공정 변수에 의해 설계시 설정된 퓨즈 저항 값과 다른 저항 값을 갖는 퓨즈 회로의 전류를 조절함으로써 퓨즈 신호의 안정성을 개선함으로써 퓨즈 불량을 개선하는 효과가 있다. In addition, according to the present invention, by providing the fuse circuit described above by adjusting the current of the fuse circuit having a different resistance value than the fuse resistance value set in the design by the process variable to improve the stability of the fuse signal has the effect of improving the fuse failure have.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |