KR100631916B1 - method for manufacturing semiconductor devices - Google Patents

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Abstract

본 발명은 반도체소자 제조방법을 개시한다. 이에 의하면, 반도체기판 상에 게이트 전극들을 형성하고, 게이트 전극들을 포함한 반도체기판 상에 스페이서를 위한 절연막을 적층하면서 절연막 내에 보이드를 형성시키고, 절연막을 이방성 식각하여 미세패턴들의 측벽에 스페이서들을 형성한다.The present invention discloses a semiconductor device manufacturing method. Accordingly, gate electrodes are formed on the semiconductor substrate, voids are formed in the insulating film while the insulating films for the spacers are stacked on the semiconductor substrate including the gate electrodes, and the insulating films are anisotropically etched to form spacers on the sidewalls of the fine patterns.

따라서, 본 발명은 절연막 내에 보이드를 형성함으로써 스페이서들을 이온주입에 필요한 충분한 공간을 두고 이격하여 형성할 수 있고 나아가 반도체소자의 집적도를 더욱 높일 수 있다.Therefore, according to the present invention, by forming voids in the insulating film, the spacers may be spaced apart from each other with sufficient space for ion implantation, and the integration degree of the semiconductor device may be further increased.

Description

반도체소자 제조방법{method for manufacturing semiconductor devices} Method for manufacturing semiconductor devices             

도 1 내지 도 3은 종래 기술에 의한 반도체소자의 스페이서를 형성하는 방법을 나타낸 단면공정도.1 to 3 are cross-sectional process views showing a method of forming a spacer of a semiconductor device according to the prior art.

도 4는 종래 기술에 의한 반도체소자의 스페이서를 형성하는 방법에 적용된, 스페이서를 위한 절연막 적층의 다른 예를 나타낸 단면도.4 is a cross-sectional view showing another example of an insulating film stack for a spacer, applied to a method of forming a spacer of a semiconductor device according to the prior art.

도 5 내지 도 7은 본 발명에 의한 반도체소자 제조방법을 나타낸 단면공정도.
5 to 7 is a cross-sectional process diagram showing a semiconductor device manufacturing method according to the present invention.

본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 이온주입에 필요한 공간을 두고 이격한 스페이서들을 형성하여 집적도 향상을 이루도록 한 반도체소자 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device to improve the degree of integration by forming spacers spaced apart from the space required for ion implantation.

일반적으로 디램과 같은 반도체소자의 고집적화가 진행됨에 따라 반도체소자의 사이즈가 축소되어 왔고 반도체소자를 구성하는 트랜지스터를 비롯한 단위소자 들도 또한 미세화되어 왔다. 트랜지스터의 미세화에 따라 소스/드레인영역의 접합파괴가 쉽게 발생하므로 이를 방지하기 위해 최근에는 게이트전극의 좌, 우 양측벽에 절연막의 스페이서를 형성하고 이를 이용하여 소스/드레인영역을 LDD(lightly doped drain) 구조로 형성하여 왔다. 반도체소자의 고집적화가 더욱 진행되면서 현재의 반도체소자는 초고집적화의 단계에 직면하고 있다. 초고집적화된 반도체소자의 스페이서를 형성하는데에 게이트전극과 같은 미세패턴의 영향을 많이 받아서 스페이서의 형성에 어려움이 가중되고 있다.In general, as the integration of semiconductor devices, such as DRAM, has progressed, the size of semiconductor devices has been reduced, and unit devices including transistors constituting the semiconductor devices have also been miniaturized. Since the junction breakdown of the source / drain regions easily occurs due to the miniaturization of transistors, in order to prevent this, recently, spacers of insulating layers are formed on the left and right side walls of the gate electrode, and the source / drain regions are lightly doped drained using the same. ) Has been formed into a structure. As the high integration of semiconductor devices is further progressed, the current semiconductor devices are facing an ultra high integration stage. In forming spacers of ultra-highly integrated semiconductor devices, the formation of spacers is increasing due to the influence of fine patterns such as gate electrodes.

종래의 반도체소자 제조방법으로 스페이서를 형성방법을 살펴보면, 먼저, 도 1에 도시된 바와 같이, P형 실리콘기판과 같은 반도체기판(10)의 액티브영역을 한정하기 위해 통상적인 아이솔레이션공정, 예를 들어 LOCOS공정을 이용하여 반도체기판(10)의 필드영역에 필드산화막(도시 안됨)을 형성한 후 반도체기판(10)의 액티브영역 상에 게이트절연막으로서 산화막(11)을 성장시킨다. 그런 다음 산화막(11) 상에 미세패턴, 예를 들어 다결정실리콘재질의 게이트전극들(13)을 형성한다. 게이트전극들(13)이 형성되고 나면, 게이트전극들(13)을 마스크로 이용하여 LDD구조의 소스/드레인영역을 위한 반도체기판(10)의 부분에 저농도의 N형 불순물을 이온주입한다.Referring to a method of forming a spacer using a conventional semiconductor device manufacturing method, first, as shown in FIG. 1, a conventional isolation process, for example, to define an active region of a semiconductor substrate 10 such as a P-type silicon substrate. After forming a field oxide film (not shown) in the field region of the semiconductor substrate 10 using the LOCOS process, the oxide film 11 is grown as a gate insulating film on the active region of the semiconductor substrate 10. Then, the gate electrodes 13 of a fine pattern, for example, polycrystalline silicon, are formed on the oxide film 11. After the gate electrodes 13 are formed, low concentration N-type impurities are implanted into portions of the semiconductor substrate 10 for the source / drain regions of the LDD structure using the gate electrodes 13 as masks.

도 2에 도시된 바와 같이, 이온주입공정이 완료되고 나면, 게이트전극들(13)을 포함한 반도체기판(10)의 전면 상에 스페이서를 위한 절연막, 예를 들어 산화막(15)을 스페이서 형성에 필요한 두께로 적층한다.As shown in FIG. 2, after the ion implantation process is completed, an insulating film for a spacer, for example, an oxide film 15, is required to form a spacer on the entire surface of the semiconductor substrate 10 including the gate electrodes 13. Laminate to thickness.

도 3에 도시된 바와 같이, 산화막(15)의 적층이 완료되고 나면, 이방성 식각 특성을 갖는 건식식각공정에 의해 산화막(15)을 그 아래의 게이트전극들(13)이 노출될 때까지 식각한다. 따라서, 게이트전극들(11)의 좌, 우 양측벽에 산화막의 스페이서들(17)이 형성된다. 이후, 스페이서들(17)과 게이트전극들(13)을 마스크로 이용하여 고농도의 N형 불순물을 반도체기판(10)에 이온주입함으로써 LDD구조의 소스/드레인영역을 형성할 수 있다.
As shown in FIG. 3, after the stacking of the oxide film 15 is completed, the oxide film 15 is etched by a dry etching process having an anisotropic etching characteristic until the gate electrodes 13 are exposed thereunder. . Therefore, spacers 17 of the oxide film are formed on the left and right side walls of the gate electrodes 11. Thereafter, the source / drain region of the LDD structure may be formed by ion implanting a high concentration of N-type impurities into the semiconductor substrate 10 using the spacers 17 and the gate electrodes 13 as masks.

그러나, 종래에는 미세패턴의 게이트전극들(13)이 조밀한 부분에 플라즈마강화 화학기상증착공정에 의한 산화막과 같은 산화막(15)을 적층할 때 막질을 확보하기 위해 산화막(15) 내에 빈공간(void)이 생성되는 것을 방지하는 조건에서 산화막(15)의 적층이 이루어진다. 그래서, 산화막(15)이 플라즈마강화 화학기상증착공정의 적층 특성상 오버행(overhang)에 의하여 게이트전극들(13)의 측면과 상부면에 모두 균일 두께로 적층하여서 게이트전극들(13) 사이의 산화막(15)에서 좁고 깊은 홈과 같은 공간을 초래한다. 이로써 완성된 스페이서들(17) 사이에서 공간(18)이 좁은 폭(W1)으로 형성되는데 이는 트랜지스터의 소스/드레인영역을 위한 이온주입을 어렵게 한다.However, conventionally, when the oxide film 15 such as the oxide film by the plasma-enhanced chemical vapor deposition process is stacked on the dense portion of the gate electrodes 13 of the fine pattern, an empty space ( Lamination of the oxide film 15 is performed under conditions that prevent the formation of void). Thus, the oxide film 15 is laminated on both sides and top surfaces of the gate electrodes 13 by an overhang due to the stacking characteristics of the plasma-enhanced chemical vapor deposition process. 15) results in a narrow, deep groove-like space. As a result, a space 18 is formed between the completed spacers 17 with a narrow width W1, which makes it difficult to implant ions for the source / drain regions of the transistor.

또한 도 4에 도시된 바와 같이, 통상적인 화학기상증착공정에 의한 고온산화막과 같은 산화막(15)이 적층되면, 마주보는 게이트전극들(13)의 측벽 상의 산화막(15)이 서로 맞닿아서 게이트전극들(13) 사이의 부분을 완전히 채워져버리는데 이 또한 트랜지스터의 소스/드레인영역을 위한 이온주입을 어렵게 한다. In addition, as shown in FIG. 4, when oxide films 15, such as high-temperature oxide films, are stacked by a conventional chemical vapor deposition process, the oxide films 15 on sidewalls of the gate electrodes 13 facing each other contact the gates. The part between the electrodes 13 is completely filled, which also makes it difficult to implant ions for the source / drain regions of the transistor.                         

결과적으로 종래의 증착방법으로는 반도체소자의 고집적화를 더 이상 진행하기가 불가능한 문제점이 있다.As a result, there is a problem that it is impossible to proceed with high integration of the semiconductor device by the conventional deposition method.

따라서 본 발명의 목적은 스페이서들 사이의 부분에 이온주입에 필요한 공간을 확보하여 집적도 향상을 이루도록 한 반도체소자 제조방법을 제공하는데 있다.
Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device in which a space for ion implantation is secured in portions between spacers to achieve integration.

이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자 제조방법은The semiconductor device manufacturing method according to the present invention for achieving the above object is

반도체기판 상에 미세패턴들을 형성하는 단계;Forming fine patterns on the semiconductor substrate;

상기 미세패턴들을 포함한 반도체기판 상에 절연막을 적층하면서 상기 미세패턴들 사이의 절연막 내에 빈공간을 형성하는 단계; 그리고Forming an empty space in an insulating film between the fine patterns while stacking an insulating film on the semiconductor substrate including the fine patterns; And

상기 절연막을 건식식각하여 상기 미세패턴들의 측벽에 이온주입에 필요한 공간을 두고 이격한 스페이서들을 형성하는 단계를 포함하는 것을 특징으로 한다.And dryly etching the insulating layer to form spacers spaced apart from each other with a space necessary for ion implantation on sidewalls of the fine patterns.

바람직하게는 상기 빈공간의 크기를 상기 스페이서의 예상 프로파일을 고려하여 결정할 수 있다. 상기 절연막을 RF식각으로 처리하여 상기 스페이서를 형성할 수 있다.Preferably, the size of the void can be determined in consideration of the expected profile of the spacer. The spacer may be formed by treating the insulating layer by RF etching.

따라서 본 발명은 미세패턴, 예를 들어 게이트전극들이 조밀한 부분에서 게이트전극들의 측벽에 이온주입에 필요한 공간을 두고 스페이서들을 형성하여 반도체소자의 초고집적화를 가능하게 한다.
Accordingly, the present invention enables ultra-high integration of semiconductor devices by forming spacers having a space for ion implantation on the sidewalls of the gate electrodes in a minute pattern, for example, where the gate electrodes are dense.

이하, 본 발명에 의한 반도체소자 제조방법을 첨부된 도면을 참조하여 상세 히 설명하기로 한다. 도면에서 종래의 부분과 동일 구조 및 동일 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals are assigned to the same structures and parts of the same operation as the conventional parts.

도 5 내지 도 7은 본 발명에 의한 반도체소자 제조방법을 나타낸 단면공정도이다.5 to 7 are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor device according to the present invention.

도 5를 참조하면, P형 실리콘기판과 같은 반도체기판(10)의 액티브영역을 한정하기 위해 통상적인 아이솔레이션공정, 예를 들어 LOCOS공정이나 STI(shallow trench isolation) 공정을 이용하여 반도체기판(10)의 필드영역에 필드산화막(도시 안됨)을 형성한 후 반도체기판(10)의 액티브영역 상에 게이트절연막으로서 산화막(11)을 성장시킨다.Referring to FIG. 5, the semiconductor substrate 10 may be formed using a conventional isolation process, for example, a LOCOS process or a shallow trench isolation (STI) process, to limit the active area of the semiconductor substrate 10 such as a P-type silicon substrate. After forming a field oxide film (not shown) in the field region of, the oxide film 11 is grown as a gate insulating film on the active region of the semiconductor substrate 10.

그런 다음 산화막(11) 상에 미세패턴, 예를 들어 다결정실리콘재질의 게이트전극들(13)을 형성한다. 게이트전극들(13)이 형성되고 나면, 게이트전극들(13)을 마스크로 이용하여 LDD구조의 소스/드레인영역을 위한 반도체기판(10)의 부분에 저농도의 N형 불순물을 이온주입한다. 이온주입공정이 완료되고 나면, 예를 들어 플라즈마강화 화학기상증착공정을 이용하여 게이트전극들(13)을 포함한 반도체기판(10)의 전면 상에 스페이서를 위한 절연막, 예를 들어 산화막(25)을 스페이서 형성에 필요한 두께로 적층한다.Then, the gate electrodes 13 of a fine pattern, for example, polycrystalline silicon, are formed on the oxide film 11. After the gate electrodes 13 are formed, low concentration N-type impurities are implanted into portions of the semiconductor substrate 10 for the source / drain regions of the LDD structure using the gate electrodes 13 as masks. After the ion implantation process is completed, an insulating film for spacers, for example, an oxide film 25 is formed on the entire surface of the semiconductor substrate 10 including the gate electrodes 13 using, for example, a plasma enhanced chemical vapor deposition process. Lamination | stacking is carried out to the thickness required for spacer formation.

여기서, 산화막(15)내에 보이드가 생성되는 것을 방지하기 위한 조건으로 산화막(15)의 적층을 실시하는 종래와는 달리, 본 발명의 경우에는 적층 특성상 오버행에 의하여 산화막(25) 내에 보이드(24)를 생성할 수 조건으로 산화막(25)의 적층을 실시한다. 이때, 보이드(24)의 크기는 후속 식각공정에서 형성될 스페이서(26)의 예상 프로파일 사이에 이온주입을 위한 충분한 크기의 공간을 확보하기 위해 결정되는 것이 바람직하다. 결국, 본 발명에서는 종래에 문제시되었던 보이드 생성 조건을 본 바렴으이 목적 달성을 위하여 바람직하게 활용하는 것이다. Here, unlike the prior art in which the oxide film 15 is laminated on the conditions for preventing the generation of voids in the oxide film 15, in the case of the present invention, the voids 24 in the oxide film 25 are overhang due to the stacking characteristics. The oxide film 25 is laminated under conditions that can produce. At this time, the size of the void 24 is preferably determined to ensure a space of sufficient size for ion implantation between the expected profile of the spacer 26 to be formed in a subsequent etching process. As a result, in the present invention, the void generation conditions, which have been a problem in the prior art, are preferably utilized for achieving the object.

도 6을 참조하면, 산화막(25)의 적층이 완료되고 나면, 산화막(25)을 예를 들어 이방성 식각특성을 갖는 RF(radio frequency) 식각공정으로 처리하여 도 7에 도시된 바와 같이, 게이트전극들(13)의 좌, 우 양측벽에 스페이서들(27)을 형성한다. 이때, 게이트전극들(13) 사이의 산화막(25) 내에 보이드(26)가 있기 때문에 산화막(25)이 일정 두께만큼 식각되고 나면 보이드(24)가 노출되고, 보이드(24)의 직하에 있는 산화막(25)의 부분이 연속적으로 식각됨으로써 게이트전극들(13)의 측벽에 스페이서들(27)이 형성된다. 따라서, 본 발명은 보이드(24)의 크기에 의해 스페이서들(27) 사이의 공간 크기를 결정할 수 있으므로 종래와는 달리 스페이서들(27) 사이에 이온주입에 필요한 공간(28)을 확보하기가 용이하다.Referring to FIG. 6, after lamination of the oxide film 25 is completed, the oxide film 25 may be processed by, for example, a radio frequency (RF) etching process having anisotropic etching characteristics, as shown in FIG. 7. Spacers 27 are formed on both left and right side walls of the field 13. At this time, since the void 26 is present in the oxide film 25 between the gate electrodes 13, after the oxide film 25 is etched by a predetermined thickness, the void 24 is exposed and the oxide film directly under the void 24. Spacers 27 are formed on sidewalls of the gate electrodes 13 by continuously etching the portion 25. Therefore, since the present invention can determine the size of the space between the spacers 27 by the size of the void 24, it is easy to secure a space 28 for ion implantation between the spacers 27, unlike the prior art. Do.

이후, 스페이서들(17)과 게이트전극들(13)을 마스크로 이용하여 고농도의 N형 불순물을 공간(28) 아래의 반도체기판(10)에 이온주입하여 트랜지스터의 소스/드레인영역을 형성한다.Thereafter, a high concentration of N-type impurities are ion-implanted into the semiconductor substrate 10 under the space 28 by using the spacers 17 and the gate electrodes 13 as masks to form source / drain regions of the transistor.

따라서, 본 발명은 스페이서를 위한 절연막을 적층할 때 절연막 내에 보이드가 생성시킴으로써 스페이서를 이온주입에 필요한 충분한 공간을 두고 이격하여 형성하고 나아가 반도체소자의 초고집적화를 가능하게 한다.
Therefore, in the present invention, when the insulating films for the spacers are stacked, voids are formed in the insulating films so that the spacers are spaced apart from each other with sufficient space for ion implantation, thereby enabling ultra high integration of the semiconductor device.

이상에서 살펴본 바와 같이, 본 발명에 의한 반도체소자 제조방법은 반도체 기판 상에 미세패턴들을 형성하고, 미세패턴들을 포함한 반도체기판 상에 스페이서를 위한 절연막을 적층하면서 절연막 내에 보이드를 형성시키고, 절연막을 이방성 식각하여 미세패턴들의 측벽에 스페이서들을 형성한다.As described above, the semiconductor device manufacturing method according to the present invention forms micro patterns on a semiconductor substrate, forms a void in the insulating film while stacking an insulating film for spacers on the semiconductor substrate including the micro patterns, and makes the insulating film anisotropic. Etching forms spacers on sidewalls of the micropatterns.

따라서, 본 발명은 절연막 내에 보이드를 형성함으로써 스페이서들을 이온주입에 필요한 충분한 공간을 두고 이격하여 형성할 수 있고 나아가 반도체소자의 집적도를 더욱 높일 수 있다.Therefore, according to the present invention, by forming voids in the insulating film, the spacers may be spaced apart from each other with sufficient space for ion implantation, and the integration degree of the semiconductor device may be further increased.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.










On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .










Claims (3)

반도체기판 상에 게이트 전극들을 형성하는 단계;Forming gate electrodes on the semiconductor substrate; 상기 게이트 전극들을 포함한 반도체기판 상에 절연막을 적층하면서 상기 게이트 전극들 사이의 절연막 내에 빈공간을 형성하는 단계; 그리고Forming an empty space in the insulating film between the gate electrodes while stacking the insulating film on the semiconductor substrate including the gate electrodes; And 상기 절연막을 건식식각하여 상기 게이트 전극들의 측벽에 이온주입에 필요한 공간을 두고 이격한 스페이서들을 형성하는 단계를 포함하는 반도체소자 제조방법.And dryly etching the insulating layer to form spacers spaced apart from each other with a space necessary for ion implantation on sidewalls of the gate electrodes. 제 1 항에 있어서, 상기 빈공간의 크기를 상기 스페이서의 예상 프로파일을 고려하여 결정하는 것을 특징으로 하는 반도체소자 제조방법.The method of claim 1, wherein the size of the empty space is determined in consideration of an expected profile of the spacer. 제 1 항에 있어서, 상기 절연막을 RF식각으로 처리하여 상기 스페이서를 형성하는 것을 특징으로 하는 반도체소자 제조방법.The method of claim 1, wherein the insulating layer is processed by RF etching to form the spacer.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970003468A (en) * 1995-06-16 1997-01-28 김주용 Contact hole formation method of semiconductor device
JPH09129731A (en) * 1995-11-02 1997-05-16 Nec Corp Manufacture of semiconductor device
KR19990025130A (en) * 1997-09-10 1999-04-06 윤종용 Method for forming contact hole in semiconductor device
KR20000025418A (en) * 1998-10-12 2000-05-06 윤종용 Method for forming gate spacer for preventing bridge between contact pads

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970003468A (en) * 1995-06-16 1997-01-28 김주용 Contact hole formation method of semiconductor device
JPH09129731A (en) * 1995-11-02 1997-05-16 Nec Corp Manufacture of semiconductor device
KR19990025130A (en) * 1997-09-10 1999-04-06 윤종용 Method for forming contact hole in semiconductor device
KR20000025418A (en) * 1998-10-12 2000-05-06 윤종용 Method for forming gate spacer for preventing bridge between contact pads

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