KR100629962B1 - Drain voltage generation circuit for a flash memory cell - Google Patents

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Abstract

본 발명은 플래쉬 메모리 셀의 드레인 전압 발생 회로에 관한 것으로, 플래쉬 메모리 셀의 프로그램 동작시 셀의 소오스 전압이 상승함에 따라 소오스 단자와 드레인 단자 간의 전압차가 줄어들고 이로 인하여 프로그램효율이 저하되는 문제점을 해결하기 위하여, 프로그램 동작을 수행하면서 소오스 단자의 전압을 기준 소오스 전압과 비교하고, 소오스 전압이 기준 소오스 전압보다 높아지면 드레인 단자의 전압 펌핑 효율을 높여 소오스 단자와 드레인 단자 간의 전위차가 원하는 범위 안에 있도록 하므로써 셀의 프로그램 효율을 향상시킬 수 있는 플래쉬 메모리 셀의 드레인 전압 발생 회로가 개시된다.The present invention relates to a drain voltage generating circuit of a flash memory cell, and as a source voltage of the cell increases during a program operation of the flash memory cell, a voltage difference between the source terminal and the drain terminal is reduced, thereby reducing the program efficiency. In order to perform the program operation, the voltage of the source terminal is compared with the reference source voltage, and when the source voltage becomes higher than the reference source voltage, the voltage pumping efficiency of the drain terminal is increased, so that the potential difference between the source terminal and the drain terminal is within a desired range. A drain voltage generation circuit of a flash memory cell that can improve the program efficiency of is disclosed.

플래쉬 메모리. 프로그램, 드레인 전압 펌핑Flash memory. Programmable, Drain Voltage Pumping

Description

플래쉬 메모리 셀의 드레인 전압 발생 회로{Drain voltage generation circuit for a flash memory cell}Drain voltage generation circuit for a flash memory cell

도 1은 종래 플래쉬 메모리 셀의 드레인 전압 발생 방법을 설명하기 위해 도시한 블럭도.1 is a block diagram illustrating a method of generating a drain voltage of a conventional flash memory cell.

도 2는 본 발명에 따른 플래쉬 메모리 셀의 드레인 전압 발생 회로를 설명하기 위한 블럭도.2 is a block diagram illustrating a drain voltage generation circuit of a flash memory cell according to the present invention.

도 3은 본 발명에 따른 드레인 전압 발생 회로 중 소오스 전압 검출 블럭의 상세 회로도.3 is a detailed circuit diagram of a source voltage detection block of the drain voltage generation circuit according to the present invention;

도 4a 및 4b는 본 발명에 따른 드레인 전압 발생 회로 중 고전압 발진 블럭의 상세 회로도.4A and 4B are detailed circuit diagrams of a high voltage oscillation block of a drain voltage generation circuit according to the present invention.

도 5는 본 발명에 따른 드레인 전압 발생 회로 중 전압 조정 회로의 상세 회로도.5 is a detailed circuit diagram of a voltage regulating circuit in the drain voltage generating circuit according to the present invention.

도 6은 본 발명에 따른 드레인 전압 발생 회로의 주요 신호에 대한 타이밍도.6 is a timing diagram of main signals of the drain voltage generating circuit according to the present invention;

도 7a 및 7b는 본 발명에 따른 드레인 전압 발생 회로를 이용한 플래쉬 메모리 셀의 프로그램 동작시 주요 신호에 대한 시뮬레이션 결과를 나타내는 도면.7A and 7B are diagrams showing simulation results for main signals during a program operation of a flash memory cell using a drain voltage generator circuit according to the present invention;

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

11, 21 : 기준전압 발생 블럭 12, 22 : 고전위 발진 블럭11, 21: reference voltage generating block 12, 22: high potential oscillation block

13, 23 : 드레인 전압 펌핑 블럭 14, 24 : 전압 조정 블럭13, 23: drain voltage pumping block 14, 24: voltage regulation block

15, 25 : Y-디코더 16, 26 : 메모리 셀 어레이15, 25: Y-decoder 16, 26: memory cell array

17, 27 : 어레이 그라운드 20 : 소오스 전압 검출 블럭17, 27: array ground 20: source voltage detection block

본 발명은 플래쉬 메모리 셀의 드레인 전압 발생 회로에 관한 것으로, 특히 플래쉬 메모리 셀의 프로그램 동작시 셀의 소오스 전압이 상승하는 것을 검출하여, 이에 따라 드레인 전압을 상승시켜 프로그램 효율을 향상시킬 수 있는 플래쉬 메모리 셀의 드레인 전압 발생 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a drain voltage generation circuit of a flash memory cell. In particular, a flash memory capable of detecting an increase in a source voltage of a cell during a program operation of a flash memory cell and thus increasing a drain voltage to improve program efficiency. A drain voltage generation circuit of a cell.

일반적으로 플래쉬 메모리 셀의 프로그램시에는 셀의 드레인 단자에 5V, 콘트롤 게이트 단자에 9V, 소오스 단자에 0V를 각각 인가하여 프로그램을 수행한다. 그런데 실제 프로그램 동작시 셀의 전위는 변화될 수 있으며, 종래에는 이와 같은 사실을 고려하지 않고 셀의 각 단자에 일정한 전압를 공급하였기 때문에 프로그램 효율이 저하되는 문제점이 있다.Generally, when programming a flash memory cell, 5V is applied to the drain terminal of the cell, 9V is applied to the control gate terminal, and 0V is applied to the source terminal. However, the potential of the cell may be changed during the actual program operation, and there is a problem in that program efficiency is lowered because a constant voltage is supplied to each terminal of the cell without considering such a fact.

도 1은 종래 플래쉬 메모리 셀의 드레인 전압 결정 방법을 설명하기 위해 도시한 블럭도이다.1 is a block diagram illustrating a drain voltage determination method of a conventional flash memory cell.

프로그램 동작이 개시되면, 인에이블 신호(EN)에 따라 기준전압 발생 블럭(11)으로부터 기준전압(VREF)이 결정되고, 고전위 발진 블럭(12)으로 부터는 일정한 주기를 갖는 고전위 발진 신호(HVOSC)가 출력된다. 드레인 전압 펌핑 블럭(13)은 고전위 발진 신호(HVOSC) 및 프로그램 인에이블 신호(EN)에 따라 원하는 전위까지 전압을 상승시키고, 전압 조정 블럭(regulator; 14)은 프로그램 인에이블 신호(EN)에 따라 기준전압(VREF)과 펌핑된 드레인 전압(DPOUT)을 비교하여 안정된 드레인 전압(VPPD)을 출력한다. 안정화된 드레인 전압(VDDP)은 Y-디코더(15)에 의해 입력되는 어드레스에 따라 메모리 셀 어레이(16) 중에서 선택된 메모리 셀의 드레인 단자(DRAIN)에 공급되게 된다.When the program operation is started, the reference voltage V REF is determined from the reference voltage generation block 11 according to the enable signal EN, and the high potential oscillation signal having a constant period from the high potential oscillation block 12 ( HVOSC) is output. The drain voltage pumping block 13 raises the voltage to a desired potential according to the high potential oscillation signal HVOSC and the program enable signal EN, and the voltage regulator block 14 is connected to the program enable signal EN. Accordingly, a stable drain voltage V PPD is output by comparing the reference voltage V REF with the pumped drain voltage DP OUT . The stabilized drain voltage V DDP is supplied to the drain terminal DRAIN of the memory cell selected from the memory cell array 16 according to the address input by the Y-decoder 15.

이때 선택된 메모리 셀의 소오스 단자 전위는 그라운드 레벨(0V)을 유지해야 하는데, 실제로는 어레이 그라운드(17)의 저항 성분(RSOURCE)에 의한 전압 강하로 인해 그라운드보다 높은 전위를 갖게 된다. 이는 결국 셀의 드레인-소오스 간 전압차가 의도했던 5V보다 작아지게 되는 결과를 가져오게 된다.At this time, the source terminal potential of the selected memory cell should maintain the ground level (0V). In reality, the source terminal potential of the selected memory cell has a higher potential than the ground due to the voltage drop caused by the resistance component RSOURCE of the array ground 17. This results in the voltage difference between the drain and the source of the cell becoming less than the intended 5V.

이와 같이 종래에는 전원전압과는 무관하게 일정한 전압을 갖는 기준전압과 일정한 주기를 갖는 고전위 발진 신호에 따라 결정된 전압이 드레인으로 공급되므로 인하여 실제 메모리 셀의 소오스와 드레인 간의 전압차가 작아지게 되고 프로그램 효율이 저하되는 문제가 있다.As described above, since the voltage determined according to the reference voltage having a constant voltage and the high potential oscillation signal having a constant period is supplied to the drain regardless of the power supply voltage, the voltage difference between the source and the drain of the actual memory cell is reduced and the program efficiency is reduced. This has a problem of deterioration.

따라서, 본 발명은 플래쉬 메모리 셀의 프로그램시 상승하는 셀의 소오스 전압을 검출하고, 검출된 소오스 전압을 이용하여 드레인 전압을 결정하여 셀의 소오스 및 드레인간의 전압차가 원하는 범위 내에 있도록 하므로써 프로그램 효율을 향상시킬 수 있는 플래쉬 메모리 셀의 드레인 전압 발생 회로를 제공하는데 그 목적이 있다. Accordingly, the present invention improves program efficiency by detecting a source voltage of a rising cell when programming a flash memory cell and determining a drain voltage using the detected source voltage so that the voltage difference between the source and the drain of the cell is within a desired range. It is an object of the present invention to provide a drain voltage generation circuit of a flash memory cell.

상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 드레인 전압 발생 회로는 플래쉬 메모리 셀의 소오스 단자에 접속되어, 소오스 전압과 기준 소오스 전압을 비교하여 그 결과에 따라 로우 또는 하이 레벨의 소오스 전압 검출 신호를 출력하는 소오스 전압 검출 블럭과, 프로그램 인에이블 신호에 따라 구동되어 상기 소오스 전압 검출 신호의 논리적 레벨에 따라 각기 다른 기준전위를 발생시키는 기준전압 발생 블럭과, 프로그램 인에이블 신호에 따라 구동되어 상기 소오스 전압 검출 신호의 논리적 레벨에 따라 각기 다른 주기를 갖는 고전위 발진 신호를 출력하는 고전위 발진 블럭과, 프로그램 인에이블 신호에 따라 구동되어 상기 고전위 발진 신호에 의해 결정된 효율에 따라 전압을 상승시켜 펌핑된 드레인 전압을 출력하는 드레인 전압 펌핑 블럭과, 상기 프로그램 인에이블 신호에 따라 구동되어 상기 기준전위에 따라 펌핑된 드레인 전압을 안정화시켜 출력하는 전압 조정 블럭을 포함하여 구성된 것을 특징으로 한다.
A drain voltage generation circuit of a flash memory cell according to the present invention for achieving the above object is connected to a source terminal of a flash memory cell, and compares the source voltage and the reference source voltage to obtain a low or high level source voltage. A source voltage detection block for outputting a detection signal, a reference voltage generation block for driving different reference potentials according to a logical level of the source voltage detection signal, driven according to a program enable signal, and driven according to a program enable signal A high potential oscillation block for outputting a high potential oscillation signal having a different period according to a logical level of the source voltage detection signal, and a voltage driven according to an efficiency determined by the high potential oscillation signal driven by a program enable signal; To output the pumped drain voltage And a voltage adjusting block driven according to the program enable signal and stabilizing and outputting a drain voltage pumped according to the reference potential.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2는 본 발명에 따른 플래쉬 메모리 셀의 드레인 전압 발생 회로를 설명하기 위한 블럭도이다.2 is a block diagram illustrating a drain voltage generation circuit of a flash memory cell according to the present invention.

메모리 셀 어레이(26)를 구성하는 다수의 메모리 셀 중 Y-디코더(25)에 의해 선택된 메모리 셀의 소오스 단자(SOURCE)에 접속되는 소오스 전압 검출 블럭(20)은 프로그램 동작 수행 중 소오스 전압이 기준 소오스 전압(Main_ref)보다 높은지 낮은지를 확인하여, 소오스 전압이 기준 소오스 전압(Main_ref)보다 낮은 경우에는 로우(low) 레벨, 그렇지 않은 경우에는 하이(high) 레벨의 소오스 전압 검출 신호(HALF)를 출력한다. 기준전압 발생 블럭(21)은 소오스 전압 검출 신호(HALF)가 하이(high)인 경우와 로우(low)인 경우에 따라 각기 다른 기준전압(VREF)을 발생시킨다. 구체적으로 설명하면, 프로그램 인에이블 신호(EN)에 따라 소오스 전압 검출 신호(HALF)와 설정된 전압을 비교하여, 소오스 전압 검출 신호(HALF)가 설정된 전압보다 작은 경우에는 설정된 전압을 기준전압(VRFF1)으로 출력하고, 소오스 전압 검출 신호(HALF)가 설정된 전압보다 큰 경우에는 설정된 기준전압(VREF1)보다 ΔV1 높은 전위를 기준전압(VREF2)으로 출력한다.A source voltage detection block 20 connected to a source terminal SOURCE of a memory cell selected by the Y-decoder 25 among a plurality of memory cells constituting the memory cell array 26 has a source voltage referenced during a program operation. Checks whether the source voltage Main_ref is higher or lower, and outputs a low level source voltage detection signal HALF when the source voltage is lower than the reference source voltage Main_ref, or a high level otherwise. do. The reference voltage generation block 21 generates different reference voltages V REF depending on when the source voltage detection signal HALF is high and low. Specifically, the source voltage detection signal HALF is compared with the set voltage according to the program enable signal EN, and when the source voltage detection signal HALF is smaller than the set voltage, the set voltage is referred to as the reference voltage V RFF1. When the source voltage detection signal HALF is greater than the set voltage, the potential is higher than the set reference voltage V REF1 as the reference voltage V REF2 .

고전위 발진 블럭(22)은 소오스 전압 검출 신호(HALF)가 하이(high)인 경우와 로우(low)인 경우에 따라 각기 다른 주기를 갖는 고전위 발진 신호(HVOSC)를 발생시킨다. 고전위 발진 신호(HVOSC)는 드레인 전압 펌핑 블럭(23)으로 입력되어 전압의 펌핑 정도를 조절하며, 이에 의해 펌핑된 드레인 전압(DPOUT)은 전압 조정 블럭(24)으로 입력된다. 전압 조정 블럭(24)에서는 기준전압 발생 블럭(21)에서 결정된 기준전압(VREF)을 기준으로 펌핑된 드레인 전압(DPOUT)이 일정한 값을 갖도록 안정화시켜 최종적인 드레인 전압(VPPD)을 출력시킨다. 이 드레인 전압(VPPD)은 메모리 셀 어레이(26) 중에서 Y-디코더(25)에 의해 선택된 메모리 셀의 드레인 단자(DRAIN)로 인가된다.The high potential oscillation block 22 generates the high potential oscillation signal HVOSC having different periods according to the case where the source voltage detection signal HALF is high and the low. The high potential oscillation signal HVOSC is input to the drain voltage pumping block 23 to adjust the pumping degree of the voltage, whereby the pumped drain voltage DP OUT is input to the voltage adjusting block 24. In the voltage adjusting block 24, the pumped drain voltage DP OUT is stabilized to have a constant value based on the reference voltage V REF determined by the reference voltage generating block 21 to output a final drain voltage V PPD . Let's do it. This drain voltage V PPD is applied to the drain terminal DRAIN of the memory cell selected by the Y-decoder 25 in the memory cell array 26.

도시된 것과 같이, 소오스 단자(SOURCE)에는 셀 어레이를 레이아웃으로 구성할 때 필연적으로 발생하는 어레이 그라운드 블럭(27)의 리소오스 저항(RSOURCE)과 NMOS 트랜지스터(N20)에 의해 접지단자(Vss)로 연결되어 진다. 이때, 이상적으로는 소오스 단자의 전위가 0V가 되어야 하는데, 셀의 전류가 리소오스 저항(RSOURCE)과 NMOS 트랜지스터(N20)를 거치면서 생기는 전압 강하에 의해 접지전위보다 높은 전위를 갖게 된다.As shown in the drawing, the source terminal SOURCE is connected to the ground terminal Vss by the resource resistor RSOURCE of the array ground block 27 and the NMOS transistor N20 which are inevitably generated when the cell array is arranged in a layout. It is connected. At this time, the potential of the source terminal should ideally be 0V, and the cell current has a potential higher than the ground potential due to the voltage drop generated through the resource resistor RSOURCE and the NMOS transistor N20.

본 발명에서는 이 소오스 전위가 원하는 기준 소오스 전압(Main_ref)보다 높아지게 되면 소오스 전압 검출 신호(HALF)를 하이(high)로 하고, 이 신호에 따라 기준전압(VREF)과 고전위 발진 신호(HVOSC)를 조정한다. 드레인 전압의 펌핑 정도는 고전위 발진 신호(HVOSC)에 따라 달라지며, 결과적인 드레인 전압의 안정화는 새롭게 설정된 기준전압(VREF) 및 펌핑된 드레인 전압(DPOUT)에 따라 결정되므로 소오스 전압의 상승에 대응하는 적정한 드레인 전압(VPPD)을 얻을 수 있게 된다.In the present invention, when the source potential becomes higher than the desired reference source voltage Main_ref, the source voltage detection signal HALF is made high, and the reference voltage V REF and the high potential oscillation signal HVOSC are in accordance with this signal. Adjust it. The pumping degree of the drain voltage depends on the high potential oscillation signal (HVOSC), and the resultant stabilization of the drain voltage is determined by the newly set reference voltage (V REF ) and the pumped drain voltage (DP OUT ), thereby increasing the source voltage. It is possible to obtain an appropriate drain voltage V PPD corresponding to.

각 블럭의 상세한 구성은 도 3 내지 도 5를 참조하여 설명하기로 한다.The detailed configuration of each block will be described with reference to FIGS. 3 to 5.

도 3은 본 발명에 따른 드레인 전압 발생 회로 중 소오스 전압 검출 블럭의 상세 회로도로서, 도 2를 재참조하여 설명하면 다음과 같다.3 is a detailed circuit diagram of a source voltage detection block of the drain voltage generation circuit according to the present invention. Referring to FIG.

프로그램 동작은 프로그램 소오스 단자(SOURCE)에 0V, 드레인 단자(DRAIN)에 5V, 콘트롤 게이트 단자에 9V를 각각 인가한 상태에서 프로그램 인에이블 신호(EN)에 따라 시작된다. 그런데 프로그램 동작이 진행되면서 소오스 단자의 전압은 초기전압인 0V에서 어레이 그라운드(27)의 리소오스(RSOURCE) 저항에 의해 점차적으로 증가하게 된다. 이와 같이 증가하는 소오스 전압을 설정된 전압(Main_ref)을 기준으로 하여 논리적 레벨로써 나타내는 부분이 소오스 전압 검출 블럭(20)이다. 즉, 소오스 전압이 기준 소오스 전압(Main_ref)보다 낮은 경우 소오스 전압 검출 블럭(20)의 제 1 비교기(AMP0)의 출력값, 즉 소오스 전압 검출 신호(HALF)는 로우(low)가 되고, 소오스 전압이 기준 소오스 전압(Main_ref)보다 높은 경우에는 다이오드(D1)와 저항(R1)을 통해 접지단자(VSS)로 전류(I)의 흐름이 발생하고 저항(R1)에 의한 전압 강하가 일어나게 되어, 제 1 비교기(AMP0)의 출력값, 즉 소오스 전압 검출 신호(HALF)는 하이(high)가 된다.The program operation is started according to the program enable signal EN while 0V is applied to the program source terminal SOURCE, 5V to the drain terminal DRAIN, and 9V to the control gate terminal. However, as the program operation proceeds, the voltage of the source terminal is gradually increased by the RSOURCE resistance of the array ground 27 at an initial voltage of 0V. The source voltage detection block 20 is a portion that represents the increasing source voltage as a logical level based on the set voltage Main_ref. That is, when the source voltage is lower than the reference source voltage Main_ref, the output value of the first comparator AMP0 of the source voltage detection block 20, that is, the source voltage detection signal HALF becomes low and the source voltage becomes low. When the reference source voltage Main_ref is higher than the reference source voltage Main_ref, the current I flows through the diode D1 and the resistor R1 to the ground terminal V SS and a voltage drop caused by the resistor R1 occurs. The output value of one comparator AMP0, that is, the source voltage detection signal HALF is high.

도 4a 및 4b는 본 발명에 따른 드레인 전압 발생 회로 중 고전압 발진 블럭의 상세 회로도로서, 도 2를 재참조하여 설명하면 다음과 같다.4A and 4B are detailed circuit diagrams of a high voltage oscillation block of a drain voltage generation circuit according to the present invention, which will be described with reference to FIG. 2 as follows.

소오스 전압 검출 신호(HALF)는 기준전압 발생 블럭(21)으로 인가되는 동시 에 고전위 발진 블럭(22)으로도 인가된다. 고전위 발진 블럭(22)은 프로그램 인에이블 신호(EN)가 입력되면, 소오스 전압 검출 신호(HALF) 하이(high) 레벨인지 로우(low) 레벨인지에 따라 각기 다른 주기를 갖는 고전위 발진 신호를 발생시킨다. The source voltage detection signal HALF is also applied to the high potential oscillation block 22 while being applied to the reference voltage generation block 21. When the program enable signal EN is input, the high potential oscillation block 22 receives a high potential oscillation signal having a different period depending on whether the source voltage detection signal HALF is at a high level or a low level. Generate.

도 4a를 참조하면, 프로그램 인에이블 신호(EN)가 하이(high)가 됨과 함께 프로그램 동작이 시작되면 제 1 노드(K41)는 로우(low)가 되고 제 1 노드(K41)의 전위는 피드백되어 반전/지연 회로(41)의 입력 노드인 제 2 노드(K42)로 공급된다. 이때, 소오스 전압 검출 신호(HALF)가 로우(low)이면 즉, 소오스 전압이 기준 소오스 전압(Main_ref)보다 낮은 경우에는 제 1 NMOS 트랜지스터(N41)가 턴오프되고, 제 2 노드(K42)에는 제 2 및 제 3 저항(R2, R3)과 캐패시터(C1)에 의한 RC 지연이 발생하게 된다. 반면, 소오스 전압 검출 신호(HALF)가 하이(high)이면 즉, 소오스 전압이 기준 소오스 전압(Main_ref)보다 큰 경우에는 제 3 저항(R3) 및 캐패시터(C1)에 의한 RC 지연이 발생하게 된다. 프로그램 동작이 시작되는 시점에 제 1 노드(K41)의 전위는 로우(low) 상태를 가지므로 제 2 노드(K42)의 전위 또한 로우(low)상태가 된다. 이에 의해 제 1 및 제 2 PMOS 트랜지스터(P41, P42)는 턴온되는 반면, 제 2 및 제 3 NMOS 트랜지스터(N42, N43)는 턴오프된다. 이에 따라 전원 단자(Vcc)로부터 제 1 및 제 2 PMOS 트랜지스터(P41, P42)를 통해 제 3 노드(K43)로 전원전압이 공급되게 된다. 프로그램 동작시 프로그램 인에이블 신호(EN)는 하이(high)상태를 가지므로 제 3 PMOS 트랜지스터(P43)는 프로그램 동작이 종료되어 프로그램 인에이블 신호가 로우(low)로 될 때까지 턴오프 상태를 유지하게 된다. 제 3 노드(K43)의 전위는 지연 회로(42)로 입력되어, 제 1 및 제 2 인버터(I1, I2)를 통해 낸드(NAND)게이트(G1)로 입력된다. 낸드 게이트(G1)는 제 1 및 제 2 인버터(I1, I2)에 의해 지연된 제 3 노드(K43)의 전위와 프로그램 인에이블 신호(EN)를 비교하여, 두 값이 모두 하이(high)상태를 갖는 경우에만 로우(low)값을 출력하므로, 낸드 게이트(G1)의 출력값은 로우(low)상태가 된다. 낸드 게이트(G1)의 출력값은 제 3 인버터(I3)에서 반전되어 제 1 노드(K41)의 전위를 하이(high)상태가 되게 하며, 이는 제 4 인버터(I4)로 입력되는 한편 제 2 노드(K42)로 피드백된다. 결국 지연 회로(42)의 제 1 출력 신호(HVOSC<0>)는 하이(highj) 상태가 되고, 하이(high) 상태를 갖는 제 2 노드(K42)의 전위에 의해 제 1 및 제 2 PMOS 트랜지스터(P41, P42)가 턴오프되는 반면, 제 2 및 내지 제 4 NMOS 트랜지스터(N42, N43, N44)는 턴온된다. 따라서, 제 4 PMOS 트랜지스터(P44)가 턴온되게 되어 남아있는 전류는 모두 접지단자(VSS)로 유출되게 된다. 결국 제 3 노드(K43)의 전위는 로우(low) 상태가 되고, 이는 지연회로(42)로 입력되어, 제 1 및 제 2 인터버(I1, I2)에 의해 지연된 후 낸드 게이트(G1)에서 프로그램 인에이블 신호(EN)와 비교된다. 제 2 인버터(I2)의 출력값이 로우(low) 상태이고 프로그램 인에이블 신호(EN)가 하이(high)상태이므로 낸드 게이트(G1)의 출력값은 하이(high)상태가 된다. 이는 제 3 인버터(I3)에서 반전되어 제 1 노드(K41)의 전위가 로우(low) 상태를 갖게 하고, 제 4 인버터(I4)로 입력되는 한편 제 2 노드(K42)로 피드백된다. 결국 지연 회로(42)의 제 2 출력 신호(HVOSC<1>)는 로우(low) 상태가 된다. 이와 같은 지연 단계(DL1 ∼ DL6)를 통해 도 4b에 도시된 바와 같이, 각 단계에서 제 1 내 지 제 7 고전위 발진 신호(HVOSC<0> ∼ HVOSC<6>)가 발생된다.Referring to FIG. 4A, when the program enable signal EN becomes high and the program operation starts, the first node K41 becomes low and the potential of the first node K41 is fed back. It is supplied to the second node K42 which is an input node of the inversion / delay circuit 41. In this case, when the source voltage detection signal HALF is low, that is, when the source voltage is lower than the reference source voltage Main_ref, the first NMOS transistor N41 is turned off and the second node K42 is turned off. An RC delay caused by the second and third resistors R2 and R3 and the capacitor C1 occurs. On the other hand, when the source voltage detection signal HALF is high, that is, when the source voltage is larger than the reference source voltage Main_ref, an RC delay caused by the third resistor R3 and the capacitor C1 occurs. Since the potential of the first node K41 has a low state at the start of the program operation, the potential of the second node K42 also becomes a low state. As a result, the first and second PMOS transistors P41 and P42 are turned on, while the second and third NMOS transistors N42 and N43 are turned off. Accordingly, the power supply voltage is supplied from the power supply terminal Vcc to the third node K43 through the first and second PMOS transistors P41 and P42. Since the program enable signal EN has a high state during a program operation, the third PMOS transistor P43 remains turned off until the program operation ends and the program enable signal becomes low. Done. The potential of the third node K43 is input to the delay circuit 42 and is input to the NAND gate G1 through the first and second inverters I1 and I2. The NAND gate G1 compares the potential of the third node K43 delayed by the first and second inverters I1 and I2 with the program enable signal EN, so that both values have a high state. Since only a low value is outputted, the output value of the NAND gate G1 becomes a low state. The output value of the NAND gate G1 is inverted in the third inverter I3 so that the potential of the first node K41 becomes high, which is input to the fourth inverter I4 while the second node ( K42). As a result, the first output signal HVOSC <0> of the delay circuit 42 becomes high, and the first and second PMOS transistors are driven by the potential of the second node K42 having a high state. While P41 and P42 are turned off, the second and fourth NMOS transistors N42, N43 and N44 are turned on. Therefore, the fourth PMOS transistor P44 is turned on so that any remaining current flows out to the ground terminal V SS . Eventually, the potential of the third node K43 becomes a low state, which is input to the delay circuit 42, and is delayed by the first and second interversals I1 and I2 and then at the NAND gate G1. Compared to the program enable signal EN. Since the output value of the second inverter I2 is in a low state and the program enable signal EN is in a high state, the output value of the NAND gate G1 is in a high state. This is inverted in the third inverter I3 so that the potential of the first node K41 has a low state, is input to the fourth inverter I4, and fed back to the second node K42. As a result, the second output signal HVOSC <1> of the delay circuit 42 goes low. As shown in FIG. 4B through the delay stages DL1 to DL6, the first to seventh high potential oscillation signals HVOSC <0> to HVOSC <6> are generated at each stage.

이와 같이, 고전위 발진 블럭(22)은 소오스 전압 검출 신호(HALF)에 따라 각기 다른 주기를 갖는 고전위 발진 신호(HVOSC<>)를 발생시키는 역할을 하며, 이 주기에 의해 드레인 전압 펌핑 블럭(23)의 효율이 결정된다.As described above, the high potential oscillation block 22 serves to generate the high potential oscillation signal HVOSC <> having different periods according to the source voltage detection signal HALF. The efficiency of 23 is determined.

도 5는 본 발명에 따른 드레인 전압 발생 회로 중 전압 조정 회로의 상세 회로도로서, 도 2를 재참조하여 설명하면 다음과 같다.FIG. 5 is a detailed circuit diagram of the voltage regulating circuit among the drain voltage generating circuits according to the present invention. Referring to FIG.

전압 조정 블럭(24)은 프로그램 인에이블 신호(EN)에 따라 구동되어, 기준전압 발생 블럭(21)으로부터 결정된 기준전압(VREF)에 의해 펌핑된 드레인 전압(DPOUT)이 무한정 상승되거나 하강하지 않고 일정하게 유지되도록 하는 역할을 한다.The voltage adjustment block 24 is driven according to the program enable signal EN so that the drain voltage DP OUT pumped by the reference voltage V REF determined from the reference voltage generation block 21 does not rise or fall indefinitely. To keep it constant.

기준전압 발생 블럭(21)으로부터 생성된 기준전압(VREF)은 제 2 비교기(AMP1)로 입력되며, 프로그램 인에이블 신호(EN)가 하이(high)가 됨에 따라 제 2 비교기(AMP1)의 출력값을 피드백시킨 신호(dVFB)와 비교된 후 출력된다. 한편, 제 4 노드(K51)의 전위는 전압 분할 회로(51)로 피드백되어 전압 분할 회로(51)를 구성하는 다이오드의 개수에 따라 분할된다. 제 2 비교기(AMP1)의 출력값(dVREFint)은 전압 분할 회로(51)의 출력값(dreflevel)과 함께 제 3 비교기(AMP2)로 입력된다. 소오스 전압이 기준 소오스 전압(Main_ref)보다 작은 경우, 펌핑된 드레인 전압(DPOUT)이 기준전압(VREF)보다 낮은 경우, 제 3 비교기(AMP2)의 출력은 로우(low) 레벨이 되어, 제 5 PMOS 트랜지스터(P51)를 턴온시키는 반면 제 5 및 제 6 NMOS 트 랜지스터(N51, N52)를 턴오프시키고 전송게이트(T1)을 오프시킨다. 이에 의해 출력단자에서는 접지단자(VSS)로의 전류 흐름이 방지되어 출력 단자의 전압이 상승하게 된다. 전압이 어느정도 상승한 후에는 제 3 비교기(AMP2)의 출력이 하이(high) 레벨로 되어 제 5 PMOS 트랜지스터(P51)를 턴오프시키는 반면 제 5 및 제 6 NMOS 트랜지스터(N51, N52)를 턴온시키고 전송게이트(T1)를 온시켜 접지단자(VSS)로 전류의 흐름이 발생하게 되어 전압이 무한정 상승되지 않도록 한다.The reference voltage V REF generated from the reference voltage generation block 21 is input to the second comparator AMP1 and the output value of the second comparator AMP1 as the program enable signal EN becomes high. Is compared with the signal dV FB fed back and then output. On the other hand, the potential of the fourth node K51 is fed back to the voltage dividing circuit 51 and divided according to the number of diodes constituting the voltage dividing circuit 51. The output value dVREFint of the second comparator AMP1 is input to the third comparator AMP2 together with the output value dreflevel of the voltage division circuit 51. When the source voltage is smaller than the reference source voltage Main_ref, when the pumped drain voltage DP OUT is lower than the reference voltage V REF , the output of the third comparator AMP2 is at a low level. The fifth PMOS transistor P51 is turned on while the fifth and sixth NMOS transistors N51 and N52 are turned off and the transfer gate T1 is turned off. As a result, current flow to the ground terminal V SS is prevented at the output terminal, thereby increasing the voltage at the output terminal. After the voltage rises to some extent, the output of the third comparator AMP2 becomes a high level to turn off the fifth PMOS transistor P51 while turning on and transmitting the fifth and sixth NMOS transistors N51 and N52. The gate T1 is turned on so that current flows to the ground terminal V SS so that the voltage does not increase indefinitely.

여기에서, 소오스 전압이 기준 소오스 전압(Main_ref)보다 낮은 경우와 높은 경우의 기준전압(VREF1와 VREF2)간에 ΔV1 만큼의 전압차가 있으므로, 소오스 전압이 기준 소오스 전압보다 낮은 경우의 드레인 전압(VPPD1)과 높은 경우의 드레인 전압(VPPD2) 간에도 ΔV2 만큼의 차이가 존재하게 된다.Here, since there is a voltage difference ΔV1 between the reference voltages V REF1 and V REF2 when the source voltage is lower than the reference source voltage Main_ref, and the drain voltage V when the source voltage is lower than the reference source voltage. PPD1 ) and the drain voltage V PPD2 in the high case also exist as much as ΔV2 .

도 6은 본 발명에 따른 드레인 전압 발생 회로의 주요 신호에 대한 타이밍도로서, 이를 참조하여 본 발명에 따른 드레인 전압 결정 방법을 설명하면 다음과 같다.6 is a timing diagram of a main signal of the drain voltage generation circuit according to the present invention. Referring to this, the method of determining the drain voltage according to the present invention is as follows.

프로그램 동작이 시작되면(시점 t1) 0V의 전압이 인가되었던 소오스 전압은 차츰 상승하게 된다. 소오스 전압이 기준 소오스 전압(Main_ref)보다 높아지지 않을 때까지 소오스 전압 검출 신호(HALF)는 도 3에서 설명한 바에 의해 로우(low) 레벨을 유지하며, 고전위 발진 블럭(도 4)에서 고전위 발진 신호(HVOSC)는 제 2 및 제 3 저항(R2, R3)과 캐패시터(C1)에 의해 영향을 받는 만큼 지연되게 된다. 기준전압(VREF)은 소오스 전압 검출 신호(HALF)가 로우(low) 레벨임에 대응하는 제 1 기준전압(VREF1)으로 생성되고, 이에 따라 제 1 드레인 전압(VPPD1)이 결정된다.When the program operation starts (time t1), the source voltage to which the voltage of 0V is applied gradually increases. The source voltage detection signal HALF is kept at a low level as described with reference to FIG. 3 until the source voltage is not higher than the reference source voltage Main_ref, and the high potential oscillation in the high potential oscillation block (FIG. 4). The signal HVOSC is delayed as much as it is affected by the second and third resistors R2 and R3 and the capacitor C1. The reference voltage V REF is generated as the first reference voltage V REF1 corresponding to the source voltage detection signal HALF having a low level, thereby determining the first drain voltage V PPD1 .

프로그램 동작이 진행됨에 따라, 어레이 그라운드에서의 전압 강하로 인해 소오스 단자의 전압이 상승하게 되며, 소오스 전압이 기준 소오스 전압보다 높은 값을 갖게 되면(시점 t2), 소오스 전압 검출 신호(HALF)는 하이(high) 레벨로 천이하게 된다. 소오스 전압 검출 신호(HALF)가 하이(high) 레벨이 되면, 고전위 발진 블럭(도 4)의 제 1 NMOS 트랜지스터(N41)가 턴온되어, 고전위 발진 신호(HVOSC)는 제 3 저항(R3)과 캐패시터(C1)에 의해 영향을 받는 만큼 지연되게 된다. 결국, 고전위 발진 신호(HVOSC)의 주기는 소오스 전압이 기준 소오스 전압보다 낮은 경우보다 짧은주기를 갖는 펄스를 발생시킨다. 소오스 전압 검출 신호(HALF)는 또한, 기준전압을 생성하는 것에도 영향을 주므로, 시점(t2) 이후의 기준전압은 제 1 기준전압보다 ΔV1 만큼 높은 값을 갖는 제 2 기준전압(VREF2)으로 결정되며, 드레인 전압 또한 제 1 드레인 전압(VPPD1) 보다 ΔV2 마큼 상승된 제 2 드레인 전압(VPPD2)으로 결정된다.As the program operation proceeds, the voltage at the source terminal increases due to the voltage drop at the array ground, and when the source voltage has a higher value than the reference source voltage (time t2), the source voltage detection signal HALF becomes high. Transition to high level. When the source voltage detection signal HALF is at a high level, the first NMOS transistor N41 of the high potential oscillation block (FIG. 4) is turned on so that the high potential oscillation signal HVOSC is the third resistor R3. Delay as much as is affected by the and capacitor (C1). As a result, the period of the high potential oscillation signal HVOSC generates a pulse having a shorter period than when the source voltage is lower than the reference source voltage. Since the source voltage detection signal HALF also affects the generation of the reference voltage, the reference voltage after the time point t2 is the second reference voltage V REF2 having a value higher by ΔV1 than the first reference voltage. The drain voltage is also determined as the second drain voltage V PPD2 that is raised by ΔV2 higher than the first drain voltage V PPD1 .

이와 같은 드레인 전압 발생 회로의 시뮬레이션 결과를 도 7에 나타내었다. 도 7a 및 7b는 본 발명에 따른 드레인 전압 발생 회로를 이용한 플래쉬 메모리 셀의 프로그램 동작시 주요 신호에 대한 시뮬레이션 결과를 나타내는 도면이다.The simulation result of such a drain voltage generation circuit is shown in FIG. 7A and 7B are diagrams illustrating a simulation result for main signals during a program operation of a flash memory cell using a drain voltage generator circuit according to the present invention.

본 발명에 따르면 플래쉬 메모리 셀의 프로그램시 소오스 전위가 상승하는 것에 따라 드레인 전위도 일정 레벨로 상승시키므로써, 플래쉬 메모리 셀의 소오스 단자와 드레인 단자 간의 전위차가 작아지는 것을 방지할 수 있다. 이에 따라 소오스 단자와 드레인 단자 간의 전위차를 원하는 범위 내에 있도록 할 수 있어, 셀의 프로그램 효율을 향상시킬 수 있는 효과가 있다.According to the present invention, as the source potential increases during programming of the flash memory cell, the drain potential also rises to a predetermined level, thereby preventing the potential difference between the source terminal and the drain terminal of the flash memory cell from becoming small. As a result, the potential difference between the source terminal and the drain terminal can be kept within a desired range, and the program efficiency of the cell can be improved.

Claims (8)

플래쉬 메모리 셀의 소오스 단자에 접속되어, 소오스 전압과 기준 소오스 전압을 비교하여 그 결과에 따라 로우 또는 하이 레벨의 소오스 전압 검출 신호를 출력하는 소오스 전압 검출 블럭과,A source voltage detection block connected to a source terminal of a flash memory cell and comparing a source voltage with a reference source voltage and outputting a low or high level source voltage detection signal according to the result; 프로그램 인에이블 신호에 따라 구동되어 상기 소오스 전압 검출 신호의 논리적 레벨에 따라 각기 다른 기준전위를 발생시키는 기준전압 발생 블럭과,A reference voltage generation block driven according to a program enable signal to generate different reference potentials according to a logical level of the source voltage detection signal; 프로그램 인에이블 신호에 따라 구동되어 상기 소오스 전압 검출 신호의 논리적 레벨에 따라 각기 다른 주기를 갖는 고전위 발진 신호를 출력하는 고전위 발진 블럭과,A high potential oscillation block driven according to a program enable signal and outputting a high potential oscillation signal having a different period according to a logical level of the source voltage detection signal; 프로그램 인에이블 신호에 따라 구동되어 상기 고전위 발진 신호에 의해 결정된 효율에 따라 전압을 상승시켜 펌핑된 드레인 전압을 출력하는 드레인 전압 펌핑 블럭과,A drain voltage pumping block driven according to a program enable signal to increase a voltage according to the efficiency determined by the high potential oscillation signal, and output a pumped drain voltage; 상기 프로그램 인에이블 신호에 따라 구동되어 상기 기준전위에 따라 펌핑된 드레인 전압을 안정화시켜 출력하는 전압 조정 블럭을 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 드레인 전압 발생 회로.And a voltage adjusting block which is driven according to the program enable signal and stabilizes and outputs the drain voltage pumped according to the reference potential. 제 1 항에 있어서,The method of claim 1, 상기 소오스 전압 검출 블럭은 소오스 단자와 접지단자 간에 직렬로 접속되 는 제 1 다이오드 및 제 1 저항과,The source voltage detection block includes a first diode and a first resistor connected in series between a source terminal and a ground terminal; 상기 제 1 다이오드의 출력값 및 기준 소오스 전압을 비교하여 그 결과를 논리적 레벨로 나타내는 제 1 비교기를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 드레인 전압 발생 회로.And a first comparator comparing the output value of the first diode with a reference source voltage and displaying the result at a logical level. 제 1 항에 있어서,The method of claim 1, 상기 고전위 발진 블럭은 제 1 및 제 2 노드 간에 접속되어 소오스 전압 검출 신호에 따라 구동되는 제 1 NMOS 트랜지스터 및 이와 병렬로 접속되는 제 2 저항과,The high potential oscillation block includes a first NMOS transistor connected between the first and second nodes and driven according to a source voltage detection signal, and a second resistor connected in parallel thereto; 상기 제 2 노드 및 제 3 노드 간에 접속되는 제 3 저항과,A third resistor connected between the second node and a third node, 상기 제 3 노드 및 접지단자 간에 접속되는 제 1 캐패시터와,A first capacitor connected between the third node and a ground terminal; 상기 제 3 노드의 전위에 따라 구동되어 상기 제 3 노드의 전위를 반전 및 지연시키기 위한 반전/지연 회로와,An inversion / delay circuit for driving in accordance with the potential of the third node to invert and delay the potential of the third node; 상기 반전/지연 회로의 출력전위를 지연시켜 출력하는 지연 회로를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 드레인 전압 발생 회로.And a delay circuit for delaying and outputting the output potential of the inverting / delaying circuit. 제 3 항에 있어서,The method of claim 3, wherein 상기 반전/지연 회로는 전원단자 및 제 4 노드 간에 직렬 접속되어 상기 제 3 노드의 전위에 따라 구동되는 제 1 PMOS 트랜지스터 및 제 2 PMOS 트랜지스터와,The inversion / delay circuit may include a first PMOS transistor and a second PMOS transistor connected in series between a power supply terminal and a fourth node and driven according to a potential of the third node; 상기 제 4 노드 및 접지단자 간에 직렬 접속되어 상기 제 4 노드의 전위에 따라 구동되는 제 2 NMOS 트랜지스터 및 제 3 NMOS 트랜지스터와,A second NMOS transistor and a third NMOS transistor connected in series between the fourth node and the ground terminal and driven according to the potential of the fourth node; 상기 제 1 PMOS 트랜지스터의 소오스 단자 및 접지단자 간에 접속되어 상기 제 4 노드의 전위에 따라 구동되는 제 3 PMOS 트랜지스터와,A third PMOS transistor connected between a source terminal and a ground terminal of the first PMOS transistor and driven according to a potential of the fourth node; 전원단자와 상기 제 4 노드간에 접속되어 프로그램 인에이블 신호에 따라 구동되는 제 4 PMOS 트랜지스터와,A fourth PMOS transistor connected between a power supply terminal and the fourth node and driven according to a program enable signal; 전원단자 및 상기 제 2 NMOS 트랜지스터의 드레인 단자 간에 접속되어 상기 제 4 노드의 전위에 따라 구동되는 제 4 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 드레인 전압 발생 회로.And a fourth NMOS transistor connected between a power supply terminal and a drain terminal of the second NMOS transistor, the fourth NMOS transistor being driven according to the potential of the fourth node. 제 3 항에 있어서,The method of claim 3, wherein 상기 지연 회로는 상기 반전/지연 회로의 출력 전위를 반전시키는 제 1 및 제 2 인버터와,The delay circuit includes first and second inverters for inverting the output potential of the inverting / delaying circuit; 상기 제 2 인버터의 출력전위 및 프로그램 인에이블 신호를 입력으로 하여 두 입력값이 모두 하이 레벨인 경우에만 로우 레벨의 전위를 출력하는 논리 소자와,A logic element for outputting a low level potential only when the input potential of the second inverter and the program enable signal are input and both input values are high level; 상기 논리 소자의 출력값을 반전 및 지연시키기 위한 제 3 내지 제 5 인버터를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 드레인 전압 발생 회 로.And a third to fifth inverters for inverting and delaying an output value of the logic element. 제 5 항에 있어서,The method of claim 5, 상기 논리 소자는 낸드 게이트를 이용하여 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 드레인 전압 발생 회로.And the logic element is configured using a NAND gate. 제 1 항에 있어서,The method of claim 1, 상기 전압 조정 블럭은 프로그램 인에이블 신호에 따라 구동되어 기준전위 및 이의 피드백값을 비교하여 출력하는 제 2 비교기와,The voltage adjusting block is driven in accordance with a program enable signal and compares and outputs a reference potential and a feedback value thereof; 출력단자에 인가된 전위를 분할하기 위한 전압 분할 회로와,A voltage division circuit for dividing the potential applied to the output terminal; 프로그램 인에이블 신호에 따라 구동되고 펌핑된 드레인 전위를 제어신호로 하여, 상기 제 2 비교기의 출력값의 분배전압과 전압 분할 회로의 출력값을 비교하여 출력하는 제 3 비교기와,A third comparator configured to compare the divided voltage of the output value of the second comparator with the output value of the voltage dividing circuit by outputting a drain potential driven and pumped according to a program enable signal as a control signal; 드레인 펌핑 블럭의 출력단자 및 제 6 노드 간에 직렬로 접속되어 상기 제 3 비교기의 출력값에 의해 구동되는 제 5 PMOS 트랜지스터, 제 5 NMOS 트랜지스터 및 제 6 NMOS 트랜지스터와,A fifth PMOS transistor, a fifth NMOS transistor, and a sixth NMOS transistor connected in series between an output terminal of the drain pumping block and a sixth node and driven by an output value of the third comparator; 상기 제 6 노드 및 접지단자 간에 접속되어 상기 제 6 NMOS 트랜지스터의 드레인 단자 전위에 의해 구동되는 제 7 NMOS 트랜지스터와,A seventh NMOS transistor connected between the sixth node and a ground terminal and driven by a drain terminal potential of the sixth NMOS transistor; 상기 제 3 비교기의 출력전위를 출력단자로 전달하기 위한 전송 게이트와,A transmission gate for transmitting an output potential of the third comparator to an output terminal; 상기 전송 게이트와 접지단자 간에 접속되어, 상기 전송 게이트의 출력 단자 전위에 의해 구동되는 제 8 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 드레인 전압 발생 회로.And an eighth NMOS transistor connected between the transfer gate and the ground terminal and driven by an output terminal potential of the transfer gate. 제 7 항에 있어서,The method of claim 7, wherein 상기 전압 분할 회로는 상기 전압 조정 회로의 출력 단자 및 접지단자 간에 직렬로 연결된 다수의 다이오드로 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 드레인 전압 발생 회로.And the voltage dividing circuit is composed of a plurality of diodes connected in series between an output terminal and a ground terminal of the voltage adjusting circuit.
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