KR100628742B1

KR100628742B1 - 에이치에스디피에이 서비스를 지원하는 기지국 채널 카드장치

Info

Publication number: KR100628742B1
Application number: KR1020040115078A
Authority: KR
Inventors: 유지훈
Original assignee: 엘지노텔 주식회사
Priority date: 2004-12-29
Filing date: 2004-12-29
Publication date: 2006-09-29
Also published as: KR20060076602A

Abstract

본 발명은 HSDPA 서비스를 지원하는 기지국 채널 카드 장치를 제공하기 위한 것으로, HSDPA에 대한 제어 신호를 생성하는 MCM 모듈과; 상기 MCM 모듈에서 제어 신호를 입력받고, HSDPA에 대한 스케줄링을 수행하는 HS-DSP와; 상기 HS-DSP와 연결되어 HSDPA 신호 처리를 수행하도록 ASIC 3.0을 구비한 모뎀 칩셋을 포함하여 구성함으로서, W-CDMA의 기지국에 실장될 HSDPA 서비스를 제공할 수 있게 되는 것이다.

Description

에이치에스디피에이 서비스를 지원하는 기지국 채널 카드 장치{Apparatus for channel card of NodeB by supported with HSDPA service}

도 1은 종래 기지국 채널 카드 장치의 블록구성도이고,

도 2는 본 발명에 의한 HSDPA 서비스를 지원하는 기지국 채널 카드 장치의 블록구성도이며,

도 3은 도 2에서 DBPA-HS 내부의 HSDPA 기능 구현을 보인 블록구성도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

100 : DBPA-HS 200 : 프로세서 코어 영역

210 : CPU(MPC8280) 220 : 코어 모듈

231 ~ 238 : 공통 하드웨어 231 : 로컬 SDRAM

232 : 디버그 케이블 연결부 233 : 디버그 포트 드라이버

234 : SDRAM 235 : 버퍼

236 : 플래시 메모리 237 : 부트 플래시 메모리

238, 239 : 래치 및 버퍼 300 : 주변 영역

310 : MAM 모듈 311 : 수신 인터페이스부

312 : 타이밍 제어 인터페이스부 313 : 송신 인터페이스부

314 : AIM 320 : 버퍼링부

321 : 수신 버퍼링부 322 : 타이밍 제어 버퍼링부

323 : 송신 버퍼링부 324 : AIM 버퍼링부

330 : MCM 모듈 340 : 모뎀 칩셋

341 ~ 343 : DSP 344 ~ 346 : ASIC

350 : HS-DSP 361 : 시리얼 EPROM

362 : DPRAM 363 : SDRAM

본 발명은 기지국 채널 카드 장치에 관한 것으로, 특히 W-CDMA(Wideband Code Division Multiple Access)의 기지국(NodeB)에 실장될 HSDPA(High Speed Downlink Packet Access) 서비스를 제공하기에 적당하도록 한 HSDPA 서비스를 지원하는 기지국 채널 카드 장치에 관한 것이다.

일반적으로 W-CDMA는 TDMA(Time Division Multiple Access, 시분할 다원접속) 대신에 CDMA(Code Division Multiple Access, 부호 분할 다원 접속)를 사용함으로써 GSM(Global System for Mobile communication, 이동 통신 세계화 시스템) 시스템의 데이터 전송속도를 높이기 위한 제 3 세대(Third Generation, 3G) 기술이다. WCDMA는 ITU(International Telecommunication Union, 국제전기통신연합)의 3G 규격에 있는 DS 모드가 되어, 1배속 멀티캐리어(Multi Carrier, MC) 모드(1x MC)와 3배속 멀티캐리어 모드(3x MC)를 포함한다. 1x MC(이전에는 cdma2000으로 불렸었 다)와 3x MC는 이미 CDMA(cdmaOne)를 사용하는 통신회사들을 위해 3G로 업그레이드할 수 있는 경로를 이룬다.

이러한 W-CDMA 시스템에서 기지국은 채널 카드 장치를 구비하고 있다.

도 1은 종래 기지국 채널 카드 장치의 블록구성도이다.

여기서 참조번호 10은 DBPA-DT(Digital Baseband Processing board Assembly - DT)이고, 20은 프로세서 코어 영역(Processor Core Region)이며, 30은 주변 영역(Peripheral Region)이다.

또한 참조번호 21은 메인 메모리 영역(Main Memory Region)이고, 22는 프로세서 영역(Processor Region)이며, 23은 로컬 메모리 영역(Local Memory Region)이고, 24는 부트 및 제어 영역(Boot & control Region)이며, 25는 코어 CPLD(Core Complex Programmable Logic Device)이고, 26은 코드 플래시를 저장하는 플래시 메모리(Flash Memory)이며, 27은 부트 및 OS(Operating System)를 저장하는 플래시 메모리이고, 28은 버퍼(Buffer)이다.

또한 참조번호 31은 모뎀 및 DSP(Digital Signal Processor) 영역이고, 32는 송신 DTM(Data align & Timing Module)이며, 33은 수신 DTM이며, 34는 GLINK 트랜스미터이고, 35는 pECL(Analog Signal Spec) 및 클럭 버퍼이며, 36은 GLINK 리시버이고, 37은 AIM(ATM Interface Module)이며, 38은 버퍼이고, 39는 시리얼 EEPROM(Electrically Erasable and Programmable Read Only Memory)이다.

또한 외부 장치(External)로는 RCCA(Radio & Channel Control board Assembly)와 BUDA(BS sector conversion & Up/Down converter Board Assembly)가 있다.

그래서 종래의 기지국에 실장된 채널 카드인 DBPA-DT(10)는 도 1에서와 같이 구성된다.

이러한 DBPA-DT(10)는 WCDMA 코드 채널에 해당하는 WCDMA 물리 계층(physical layer)의 신호처리 및 무선접속 프로토콜을 처리한다.

이와 같은 DBPA-DT(10)에서 XPC8260과 같은 칩으로 구성된 프로세서 영역(22)은 주변 회로를 제어한다.

또한 DTM(32)(33)은 포워드 링크(Forward Link)의 CDMA 데이터 컴바이닝(Data Combining), GLink 인터페이스를 위한 데이터 정렬(Data Align)과 CDMA 타이밍 분배(Timing Distribution)를 담당한다.

또한 AIM(37)에서는 RCCA와 ATM 셀 인터페이스를 담당한다.

또한 핫 스왑 제어(Hot Swap Control) 및 전력 감시(Power Monitoring) 등을 수행하는 공통 하드웨어로 이루어진다.

이러한 종래 기술의 동작을 좀더 상세하게 설명하면 다음과 같다.

먼저 모뎀 및 DSP 영역(31)에서는 WCDMA 물리 계층의 신호처리 및 무선접속 프로토콜을 처리하고, 3개의 모뎀 ASIC(Applicable Specific Integrated Circuit) 칩이 병렬로 연결되어 순방향 채널(Forward Channel), 역방향 채널(Reverse Channel)을 처리하는 기능을 수행한다.

두 번째로 프로세서 영역(22)은 보드 자체의 리셋 제어 기능을 수행하고, 소프트웨어 와치독 제어(S/W Watchdog Control) 기능을 수행한다. 또한 모뎀 및 DSP 영역(31)의 어드레스/데이터 인터페이스 버퍼를 제어하는 기능을 하고 있다. 또한 호스트 인터페이스(Host Interface) 신호 제어 기능에 부가하여 보드 상태 관리(Board Status Management) 기능도 수행하고 있다.

세 번째로 DTM(32)(33)은 모뎀 및 DSP 영역(31)으로부터의 순방향 링크의 기저대역 디지털 신호(Forward Link Base-band Digital Signal)를 섹터별로 I/Q 신호로 분리하여 합한다. 또한 합해진 송신 데이터를 CHIPx12 레이트의 병렬 16 비트 포맷으로 정렬하는 기능을 하고 있다. 또한 채널 제어 보드인 RCCA로부터 시스템 타임(System Time)을 분배받아 모뎀 및 DSP 영역(31)에 필요한 타이밍 신호를 생성하여 모뎀 및 DSP 영역(31)으로 분배하는 기능을 하고 있다. 또한 송신 경로의 검증용으로 전 섹터의 싸인파 생성(sector sine wave generation) 및 수신 경로의 검증용으로 전 경로(리던던시 포함) 톱니파 검출(saw wave detection) 기능을 수행하고 있다.

네 번째로 AIM(37)은 채널 제어 보드인 RCCA와 시스템 제어 보드인 UCPA(Universal Common Processor board Assembly, 도면상에 미도시)와 ATM 셀 인터페이스를 수행하여 제어/트래픽 셀을 주고 받는 기능을 수행한다.

그러나 이러한 종래 기술은 다음과 같은 문제점이 있었다.

즉, 종래의 채널 카드인 DBPA-DT(10)는 HSDPA 서비스를 지원하지 않는 모뎀 ASIC 2.0으로 구성된 보드이다.

따라서 종래의 DBPA-DT(10)는 HSDPA 서비스를 제공할 수 없는 한계가 있었다.

그래서 사업자가 요구하는 기지국(NodeB)에서의 HSDPA 서비스를 지원하기 위해서는 HSDPA 기능을 제공하는 ASIC 3.0이 내장된 본 발명에서 제공하는 DBPA-HS(Digital Baseband Processing board Assembly - HSDPA) 보드를 사용하여야 한다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 W-CDMA의 기지국에 실장될 HSDPA 서비스를 제공할 수 있는 HSDPA 서비스를 지원하는 기지국 채널 카드 장치를 제공하는데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 의한 HSDPA 서비스를 지원하는 기지국 채널 카드 장치는,

HSDPA에 대한 제어 신호를 생성하는 MCM 모듈과; 상기 MCM 모듈에서 제어 신호를 입력받고, HSDPA에 대한 스케줄링을 수행하는 HS-DSP와; 상기 HS-DSP와 연결되어 HSDPA 신호 처리를 수행하도록 ASIC 3.0을 구비한 모뎀 칩셋을 포함하여 이루어짐을 그 기술적 구성상의 특징으로 한다.

이하, 상기와 같은 본 발명, HSDPA 서비스를 지원하는 기지국 채널 카드 장치의 기술적 사상에 따른 일실시예를 도면을 참조하여 설명하면 다음과 같다.

도 2는 본 발명에 의한 HSDPA 서비스를 지원하는 기지국 채널 카드 장치의 블록구성도이며, 도 3은 도 2에서 DBPA-HS 내부의 HSDPA 기능 구현을 보인 블록구성도이다.

도 3에 도시된 바와 같이, HSDPA에 대한 제어 신호를 생성하는 MCM 모듈(330)과; 상기 MCM 모듈(330)에서 제어 신호를 입력받고, HSDPA에 대한 스케줄링을 수행하는 HS-DSP(HSDPA Digital Signal Processor)(350)와; 상기 HS-DSP(350)와 연결되어 HSDPA 신호 처리를 수행하도록 ASIC 3.0을 구비한 모뎀 칩셋(Modem Chip Set)(340)을 포함하여 구성된다.

상기에서 모뎀 칩셋(340)은, 상기 HS-DSP(350)와 연결되고 HARQ(Hybrid Automatic Repeat request) 처리를 수행하는 DSP(341 ~ 343)와; 상기 DSP(31 ~ 343)로부터 MAC-hs(High Speed Media Access Control) PDU(Protocol Data Unit)를 전송받아 처리하는 ASIC(344 ~ 346)을 포함하여 구성된다.

상기에서 HSDPA 서비스를 지원하는 기지국 채널 카드 장치는, 도 2에 도시된 바와 같이, 기지국 채널 카드 장치인 DBPA-HS(100)의 동작을 제어하는 CPU(MPC8280)(210)와; 상기 CPU(210)의 주변 회로 신호를 제어하는 코어 모듈(Core Module)(220)과; 상기 모뎀 칩셋(340)과 연결되고, CDMA 송수신 데이터를 처리하며 ATM 인터페이스를 수행하는 MAM 모듈(310)과; 상기 MAM 모듈(310)과 연결되고, 외부 장치와 연결되어 버퍼링을 수행하는 버퍼링부(320)를 더욱 포함하여 구성된다.

상기에서 MAM 모듈(310)은, 상기 버퍼링부(320)로부터 CDMA 수신 데이터를 입력받아 인터페이스 하여 상기 모뎀 칩셋(340) 내의 ASIC(344 ~ 346)으로 제공하는 수신 인터페이스부(CDMA RX Data Interface)(311)와; 상기 버퍼링부(320)로부터 타이밍을 입력받아 상기 DBPA-HS(100)의 타이밍을 제어하는 타이밍 제어 인터페이스부(312)와; 상기 MCM 모듈(330)로부터 송신 데이터를 입력받아 CDMA 송신 데이터 인터페이스를 수행하여 상기 버퍼링부(320)로 전달하는 송신 인터페이스부(CDMA TX Data Interface)(313)와; 상기 CPU(210)와 UTOPIA(Universal Test and Operations Physical Interface for ATM) 인터페이스로 연결되고, 상기 버퍼링부(320)와 연결되며, ATM 인터페이스를 수행하는 AIM(ATM Interface Module)(AIM & FIFO)(314)를 포함하여 구성된다.

상기에서 버퍼링부(320)는, 외부의 BUDA(BS sector conversion & Up/Down converter Board Assembly)로부터 수신 데이터를 버퍼링한 다음 상기 MAM 모듈(310) 내의 수신 인터페이스부(311)로 제공하는 수신 버퍼링부(Glink RX)(321)와; 외부의 RCCA(Radio & Channel Control board Assembly)로부터 타이밍 신호를 입력받아 버퍼링하여 상기 MAM 모듈(310) 내의 타이밍 제어 인터페이스부(312)로 제공하는 타이밍 제어 버퍼링부(pECL Buffer)(322)와; 상기 MAM 모듈(310) 내의 송신 인터페이스부(313)로부터 송신 데이터를 입력받아 버퍼링하여 상기 RCCA로 전송하는 송신 버퍼링부(323)와; 상기 MAM 모듈(310) 내의 AIM(314)과 연결되어 ATM 셀을 버퍼링하는 AIM 버퍼링부(324)를 포함하여 구성된다.

여기서 미설명 부호 200은 프로세서 코어 영역(Processor Core Region)이고, 300은 주변 영역(Peripheral Region)이다.

또한 미설명 부호 231 내지 238은 공통 하드웨어로서, 231은 로컬 SDRAM(Synchronous Dynamic Random Access Memory)이고, 232는 디버그 케이블 연결부(9P D-SUB)이며, 233은 디버그 포트 드라이버(Max3233)이고, 234는 SDRAM(60x SDRAM)이며, 235는 버퍼(Buffer)이고, 236은 플래시 메모리(Flash Memory)이며, 237은 부트 플래시 메모리(Boot Flash)이고, 238과 239는 래치 및 버퍼(Latch & Buffer)이다.

또한 미설명 부호 361은 시리얼 EPROM(Serial Erasable and Programmable Read Only Memory)이고, 362는 DPRAM(Dual Port Random Access Memory)이며, 363은 SDRAM이다.

이와 같이 구성된 본 발명에 의한 HSDPA 서비스를 지원하는 기지국 채널 카드 장치의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

먼저 본 발명은 W-CDMA의 기지국에 실장될 HSDPA 서비스를 제공하고자 한 것이다.

그래서 DBPA-HS(100)는 WCDMA 코드 채널에 해당하는 WCDMA 물리 레이어의 신호처리 및 무선접속 프로토콜을 처리한다.

그리고 도 2에서와 같이, 프로세서 코어 영역(200)은 크게 CPU(210), 코어 모듈(200), 메모리 블록, 로컬 디바이스 등으로 이루어진다.

또한 주변 영역(350)에서는 MAM 모듈(310), 버퍼링부(320), MCM 모듈(330), 모뎀 칩셋(340), HS-DSP(350) 등이 있다.

그래서 모뎀 칩셋(340)은 CDMA 디지털 기저대역(Digital Base band) 처리를 위한 ASIC(344 ~ 346) 3.0 3개를 병렬로 연결하여 송신 데이터를 병렬 데이터로 컴바이닝 하여 출력을 생성한다.

또한 모뎀 칩셋(340)에서 순방향 경로(Forward Path)의 ASIC(344 ~ 346)에서 컨벌루셔널 인코딩(Convolutional encoding), 인터리빙(Interleaving)된 후 왈시 코드(Walsh Code)와 파일럿 PN 코드(Pilot Pseudo Noise Code)에 의해 확산(spreading)된다.

또한 모뎀 칩셋(340)에서 출력되는 신호는 시리얼(Serial) 1 비트(I/Q 신호)로서, CHIPx16(61.44MHz) 레이트(rate)로 디지털 컴바이닝(Digital Combining)을 수행하게 된다.

또한 모뎀 칩셋(340)에서 역방향 경로(Reverse Path)는 섹터(Sector)별 I/Q 신호에 대해 BUDA로부터 버퍼링부(320) 내의 수신 버퍼링부(321)의 GLink를 통하여 pECL 레벨로 전송되어온 6비트 씩의 샘플(Sample)이 MAM 모듈(310)의 서브 모듈인 수신 인터페이스부(311)로 연결되며, 이 데이터는 패리티 체크(parity checking) 과정을 거쳐 모뎀 칩셋(340)의 ASIC(344 ~ 346) 3.0으로 공급된다.

한편 MAM 모듈(310)은 모뎀 칩셋(340)과 연결되고, CDMA 송수신 데이터를 처리하며 ATM 인터페이스를 수행한다.

이러한 MAM 모듈(310)에서 타이밍 제어 인터페이스부(312)는 채널 제어 보드인 RCCA에서 공급된 시스템 클럭(CHIPX8)과 720m sec를 보드 내부의 PLL(Phase Locked Loop, 도면상에 미도시)을 통해 보드 내에서 사용되는 내부 클럭으로 생성한다. 또한 시스템 클럭과 720m sec를 검출해서 보드 내부의 동기 시그널(Synchronization Signal)로 제공하는 기능을 수행한다.

또한 수신 인터페이스부(310)와 송신 인터페이스부(313)는 CDMA 데이터에 대한 인터페이스 처리를 수행한다. 이러한 수신 인터페이스부(310)와 송신 인터페이스부(313)는 디지털 컴바이닝 기능, 데이터 정렬 기능을 수행한다.

그리고 수신 인터페이스부(310)와 송신 인터페이스부(313)는 섹터별 I/Q 신호에 대하여 모뎀 칩셋(340)에서 컴바이닝 되어 나오는 송신 데이터에 대해 패리티/오버플로 체킹(parity/overflow checking)을 수행하고, Glink 인터페이스를 위하여 섹터별 I/Q 신호의 컴바이닝된 출력을 CHIPx12 레이트의 16bit 병렬 샘플 포맷으로 변환한다. 또한 보드 내에서 사용되는 720m second를 다시 만든다.

이를 세부적으로 다시 서술하면 다음과 같다.

먼저 MAM 모듈(310)에서 AIM(314)은 프로세서 인터페이스(Processor Interface)를 제공하며, 각종 에러 상황을 인터럽트(Interrupt) 방식으로 프로세서에 제공할 수 있다.

그리고 수신 인터페이스부(311)는 7개(6 Sector + Redundancy)의 Glink 수신을 수행하는 수신 버퍼링부(321)로부터 13bit 병렬 데이터를 입력받으며, BUDA의 스위칭 시그널(Switching Signal)에 따라 입력받은 수신 입력 데이터(rx input data)를 스위칭하여 패리티 체크를 한 다음 모뎀 칩셋(340)으로 제공한다.

또한 타이밍 제어 인터페이스부(312)는 시스템 클럭과 chipx12 클럭, 720m second를 받아서 수신 인터페이스부(311)와 송신 인터페이스부(313)의 동작 수행시 데이터 할당에 필요한 카운터와 동기를 맞추는데 사용되는 각종 동기 시그널을 생성한다.

또한 타이밍 제어 인터페이스부(312)는 시스템 클럭과 Glink 디바이스 링크 에러 시그널(Device Link Error Signal)을 입력으로 받아, Glink 트랜스미터 기능을 수행하는 수신 버퍼링부(321)와 Glink 리시버 기능을 수행하는 송신 버퍼링부 (323)를 제어하는 시그널을 생성하는 기능을 한다.

또한 송신 인터페이스부(313)는 모뎀 칩셋(340)의 ASIC(344 ~ 346)으로부터 6 섹터 송신 I/Q 샘플을 1-라인 시리얼 데이터로 입력받아 Chipx16(61.44MHz) 레이트로 모뎀 칩셋(340)의 DSP(341 ~ 343) 및 ASIC(344 ~ 346)으로부터 들어오는 I/Q 샘플을 16 Bit 병렬 포맷으로 변환한 후 I/Q 송신 샘플의 패리티와 오버플로를 조사하고, 패리티 에러 또는 오버플로 에러 발생시 해당 프레임을 블록킹(Blocking)한다. 또한 Chipx12 레이트의 16bit 병렬 데이터 샘플을 "AI, AQ, BI, BQ, CI, CQ, DI, DQ, EI, DQ, FI, FQ" 의 순서로 정렬하여 병렬 데이터로 출력하는 기능을 수행한다.

한편 DBPA-HS(100)는 HSDPA 서비스를 제공하여 고속 패킷 전송을 지원하게 된다. 그래서 패킷 데이터 기반의 자원 관리, AMC(Adaptive Modulation and Coding), HARQ(Hybrid Automatic Repeat request), 일정한 전송 전력(Transmission power) 제어 등을 수행하게 된다.

또한 도 3은 도 2에서 DBPA-HS 내부의 HSDPA 기능 구현을 보인 블록구성도이다.

그래서 MCM 모듈(330)은 HSDPA에 대한 제어 신호를 생성하여 HS-DSP(350)로 제공한다. 그리고 HS-DSCH(High Speed - Dedicated Signaling logical CHannel) 데이터 프레임을 입력받아 HS-DSP(350)로 전달한다.

그러면 HS-DSP(350)에서 우선순위 큐 엔티티에 의해 우선순위를 확인하여 스케줄러 프로세싱(Scheduler Processing)을 수행한다.

그런 다음 HS-DSP(350)는 모뎀 칩셋(340)으로 HS-SCCH(High Speed Shared Control Channel) 송신을 위한 스케줄링 정보를 전달한다.

그러면 모뎀 칩셋(340) 내의 DSP(341 ~ 343)는 UE(User Element, 단말)의 ID, HARQ 프로세서 ID에 대한 ACK/NACK(Acknowledgment / No Acknowledgement)를 받고, CQI(Channel Quality Indicator) 정보를 받는다.

그리고 DSP(341 ~ 343)는 MAC-ha PDU를 전송받아 HARQ 프로세서 엔티티에서 이를 처리하여 ASIC(344 ~ 346)으로 MAC-hs PDU 전송을 한다.

그러면 ASIC(344 ~ 346)에서는 HS-DSCH 다중화 연결(HS-DSCH Mux Chain)을 수행하고, HS-PDSCH(High Speed Physical Downlink Shared Channel) 설정을 한다.

또한 ASIC(344 ~ 346)은 MCM 모듈(330)을 통해 전달된 일반 호인 DCH(Data Channel)를 처리한다.

또한 ASIC(344 ~ 346)은 HS-SSCH(High Speed Shared control Channel) 설정을 수행한다.

이처럼 본 발명은 W-CDMA의 기지국에 실장될 HSDPA 서비스를 제공하게 되는 것이다.

이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.

이상에서 살펴본 바와 같이, 본 발명에 의한 HSDPA 서비스를 지원하는 기지국 채널 카드 장치는 W-CDMA의 기지국에 실장될 HSDPA 서비스를 제공할 수 있는 효과가 있게 된다.

따라서 본 발명은 기지국의 채널 카드로 DBPA-HS를 제공하여, 종래의 IMT-2000(International Mobile Telecommunication in the year 2000) 시스템이 가지고 있는 문제점인 인터넷의 폭발적인 증가와 유선 통신의 발전으로 인해 IMT-2000의 사용자가 유선통신에서 제공받는 광대역 멀티미디어 서비스를 효과적으로 지원하지 못하는 문제점을 보완하여, 고속 패킷 전송 서비스인 HSDPA 서비스를 지원할 수 있게 된다.

Claims

HSDPA에 대한 제어 신호를 생성하는 MCM 모듈과;

상기 MCM 모듈에서 제어 신호를 입력받고, HSDPA에 대한 스케줄링을 수행하는 HS-DSP와;

상기 HS-DSP와 연결되어 HSDPA 신호 처리를 수행하도록 ASIC 3.0을 구비한 모뎀 칩셋을 포함하여 구성된 것을 특징으로 하는 HSDPA 서비스를 지원하는 기지국 채널 카드 장치.
제 1 항에 있어서, 상기 모뎀 칩셋은,

상기 HS-DSP와 연결되고 HARQ 처리를 수행하는 DSP와;

상기 DSP로부터 MAC-hs PDU를 전송받아 처리하는 ASIC을 포함하여 구성된 것을 특징으로 하는 HSDPA 서비스를 지원하는 기지국 채널 카드 장치.
제 1 항 또는 제 2 항 중 어느 한 항에 있어서, 상기 HSDPA 서비스를 지원하는 기지국 채널 카드 장치는,

기지국 채널 카드 장치인 DBPA-HS의 동작을 제어하는 CPU와;

상기 CPU의 주변 회로 신호를 제어하는 코어 모듈과;

상기 모뎀 칩셋과 연결되고, CDMA 송수신 데이터를 처리하며 ATM 인터페이스를 수행하는 MAM 모듈과;

상기 MAM 모듈과 연결되고, 외부 장치와 연결되어 버퍼링을 수행하는 버퍼링부를 더욱 포함하여 구성된 것을 특징으로 하는 HSDPA 서비스를 지원하는 기지국 채널 카드 장치.
제 3 항에 있어서, 상기 MAM 모듈은,

상기 버퍼링부로부터 CDMA 수신 데이터를 입력받아 인터페이스 하여 상기 모뎀 칩셋 내의 ASIC으로 제공하는 수신 인터페이스부와;

상기 버퍼링부로부터 타이밍을 입력받아 상기 DBPA-HS의 타이밍을 제어하는 타이밍 제어 인터페이스부와;

상기 MCM 모듈로부터 송신 데이터를 입력받아 CDMA 송신 데이터 인터페이스를 수행하여 상기 버퍼링부로 전달하는 송신 인터페이스부와;

상기 CPU와 UTOPIA 인터페이스로 연결되고, 상기 버퍼링부와 연결되며, ATM 인터페이스를 수행하는 AIM을 포함하여 구성된 것을 특징으로 하는 HSDPA 서비스를 지원하는 기지국 채널 카드 장치.
제 3 항에 있어서, 상기 버퍼링부는,

외부의 BUDA로부터 수신 데이터를 버퍼링한 다음 상기 MAM 모듈 내의 수신 인터페이스부로 제공하는 수신 버퍼링부와;

외부의 RCCA로부터 타이밍 신호를 입력받아 버퍼링하여 상기 MAM 모듈 내의 타이밍 제어 인터페이스부로 제공하는 타이밍 제어 버퍼링부와;

상기 MAM 모듈 내의 송신 인터페이스부로부터 송신 데이터를 입력받아 버퍼링하여 상기 RCCA로 전송하는 송신 버퍼링부와;

상기 MAM 모듈 내의 AIM과 연결되어 ATM 셀을 버퍼링하는 AIM 버퍼링부를 포함하여 구성된 것을 특징으로 하는 HSDPA 서비스를 지원하는 기지국 채널 카드 장치.