KR100624067B1 - 플렉시블 유기물 기판의 금도금층 형성 방법과, 이를이용한 유기 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 플렉시블 유기물 기판의 금도금층 형성 방법과, 이를 이용한 유기물 반도체 소자 제조 방법에 관한 것이다.
본 발명은 플렉시블한 유기물 기판에 전기적 특성이 우수한 금도금층을 도금하기 위하여 유기물 기판과의 접착성이 우수한 접착층을 형성한 후에, 상기 금도금층의 도금성을 높여 주는 씨드 레이어를 형성하고, 상기와 같이 구성된 유기물 기판을 이용하여 전기적 특성이 우수한 유기물 반도체 소자를 제조할 수 있다.
플렉시블, 기판, 금, 도금, 유기물 반도체

Description

플렉시블 유기물 기판의 금도금층 형성 방법과, 이를 이용한 유기 반도체 소자 제조 방법{Method for Forming Gold Layer on Flexible Organic Substrate And Method for Fabricating Organic Semiconductor Device Using the Same}
도 1은 본 발명에 따른 플렉시블 유기물 기판의 금도금층 형성 시 구리 (Cu)를 씨드 레이어로 사용한 방법을 설명하기 위한 공정도.
도 2는 본 발명에 따른 유기물 반도체 소자에서 씨드 레이어를 구리로 형성했을 때의 드레인 전류-전압 특성을 설명하기 위한 그래프.
도 3은 본 발명에 따른 유기물 반도체 소자에서 씨드 레이어를 구리로 형성했을 때의 전달 특성을 설명하기 위한 그래프.
도 4는 본 본 발명에 따른 플렉시블 유기물 기판의 금도금층 형성 시 이중층의 구리 (Cu)-니켈(Ni)을 씨드 레이어로 사용한 방법을 설명하기 위한 공정도.
도 5는 본 발명에 따른 유기물 반도체 소자에서 씨드 레이어를 구리-니켈 이중층으로 형성했을 때의 드레인 전류-전압 특성을 설명하기 위한 그래프.
도 6은 본 발명에 따른 유기물 반도체 소자에서 씨드 레이어를 구리-니켈 이중층으로 형성했을 때의 전달 특성을 설명하기 위한 그래프.
* 도면의 주요 부분에 대한 부호 설명 *
10 : 기판 20 : 접착층
30 : 씨드 레이어 40 : 감광제
50 : 마스크 60 : 금도금층
70 : 유기물 반도체층 80 : 절연층
90 : 전극층
본 발명은 플렉시블 유기물 기판의 금도금층 형성 방법과, 이를 이용한 유기 반도체 소자 제조 방법에 관한 것으로, 보다 상세하게는 플렉시블한 유기물 기판에 전기적 특성이 우수한 금을 도금하고, 이를 이용하여 유기 반도체를 제조할 수 있는 플렉시블 유기물 기판의 금도금층 형성 방법과, 이를 이용한 유기 반도체 소자 제조 방법에 관한 것이다.
일반적으로 폴리머는 큰 유연성을 가지고 있으면서 다른 소재에 비하여 저가이기 때문에 플렉시블 디스플레이를 포함하는 전자 기기의 기판 소재로 적합한 소재이다.
즉, 폴리머 소재는 플렉시블 TFT(Flexible Thin Film Transistor), 전자 소자의 패키징(packaging), FPCB(Flexible Printed Circuit Board), 플렉시블 MEMS, 반도체 디바이스 등의 플렉시블 기판으로 적합한 소재이다.
상기 플렉시블 기판에 형성되는 배선은 통상적으로 구리(Cu)로 이루어지는데, 상기 구리를 이용한 배선은 습식 식각 방법으로 이루어지는 것이 일반적이다.
그러나, 큰 종횡비와 수십 마이크로미터의 선폭을 가지는 구리 배선을 형성하기 위해서는 PR(photoresist)를 이용하여 패턴된 마스크를 이용하여 전기도금 방법을 이용해야 한다.
그런데, 플렉시블 기판에 집적되는 디바이스의 집적도를 더 높이거나 디바이스의 크기가 작아지는 경우에는 수 마이크로미터 단위의 선폭을 가지는 배선을 형성해야 하고, 고 전력 소자의 경우 발열의 문제가 있어 더 우수한 전기 전도도를 갖는 배선 물질이 필요할 수 있다. 또한 구리의 경우 OTFT(organic thin film transistor) 등의 전자 소자에서 유기 반도체층과 구리의 접촉 저항이 높아 사용하기 어렵다.
이러한 구리 배선의 문제점을 해소하기 위해서는 금(Au)을 배선 소재로 선택하는 것이 좋다.
상기 금은 우수한 생물학적 및 전기화학적인 안정성과 오믹(ohmic) 접촉성이 우수하기 때문에 OTFT(organic thin film transistor)에서 전극으로써 자주 사용되는 소재이다.
그런데, 폴리머 기판 위에 형성된 금 박막은 접착성이 떨어지기 때문에 유연성이 충분하지 않아 플렉시블 기판의 배선 소재로 부적합한 문제점을 안고 있다.
특히, 큰 종횡비의 배선을 일반적인 쉐도우 마스크 공정으로 형성하는 것이 어렵기 때문에 금과 폴리머 기판의 접착성을 높여주는 공정의 개발이 필요하다.
따라서, 본 발명은 이러한 종래 기술의 문제점을 감안하여 안출된 것으로, 그 목적은 폴리머 소재로 이루어진 플렉시블 기판에 형성되는 배선 소재를 금을 이용하기 위하여 유기물 기판에 금도금층을 저온에서 안정적으로 형성할 수 있는 플렉시블 유기물 기판의 금도금층 형성 방법을 제공하는 데 있다.
그리고, 본 발명은 상기 플렉시블 유기물 기판의 금도금층 형성 방법을 이용하여 전기적 특성이 우수한 유기 반도체 소자를 제조할 수 있는 유기 반도체 소자 제조 방법을 제공하는 데 다른 목적이 있다.
상기한 목적을 달성하기 위하여, 본 발명은 (a) 플렉시블한 유기물로 이루어진 기판을 준비하는 단계; (b) 상기 기판의 접착성을 높이기 위해 그 일면을 표면 처리하는 단계; (c) 상기 기판과 접착성이 높은 접착층을 상기 기판의 일면에 형성하는 단계; (d) 상기 접착층의 일면에 금(Au)의 도금성을 높여 주는 씨드 레이어를 형성하는 단계; (e) 상기 씨드 레이어 위에 감광막을 형성하는 단계; (f) 상기 감광막을 미리 패턴이 형성된 마스크를 이용하여 패터닝하는 단계; (g) 상기 감광막에 형성된 패턴에 금도금층을 형성하는 단계; (h) 상기 감광막을 제거하는 단계; 및 (i) 상기 금도금층 외의 영역에 있는 상기 접착층 및 씨드 레이어를 제거하여 상기 금도금층간에 갭을 형성하는 단계를 포함하는 것을 특징으로 하는 플렉시블 유기물 기판의 금도금층 형성 방법을 제공한다.
상기 기판은 폴리이미드로 이루어지며, 상기 (b) 단계의 상기 표면 처리는 산소(O2) 분위기에서의 유도 결합형 플라즈마법으로 상기 기판의 표면을 보다 거칠 게 하여 접착성을 높여 준다.
그리고, 상기 접착층은 크롬 또는 니켈-크롬 합금으로 형성되며, 상기 씨드 레이어는 구리 또는 니켈로 형성되거나, 구리와 니켈이 동시에 순차적으로 형성된다.
본 발명의 상기 (i) 단계는 상기 갭을 채우는 갭 충진 단계를 더 포함하여 이루어지며, 상기 갭 충진 단계는 유기물을 스핀 코팅하여 상기 갭을 충진한다.
본 발명은 (a) 플렉시블한 유기물로 이루어진 기판을 준비하는 단계; (b) 상기 기판의 접착성을 높이기 위해 그 일면을 표면 처리하는 단계; (c) 상기 기판과 접착성이 높은 접착층을 상기 기판의 일면에 형성하는 단계; (d) 상기 접착층의 일면에 금(Au)의 도금성을 높여 주는 씨드 레이어를 형성하는 단계; (e) 상기 씨드 레이어 위에 감광막을 형성하는 단계; (f) 상기 감광막을 미리 패턴이 형성된 마스크를 이용하여 패터닝하는 단계; (g) 상기 감광막에 형성된 패턴에 금도금층을 형성하는 단계; (h) 상기 감광막을 제거하는 단계; (i) 상기 금도금층 외의 영역에 있는 상기 접착층 및 씨드 레이어를 제거하여 상기 금도금층간에 갭을 형성하는 단계; (j) 상기 갭을 포함하여 상기 금도금층의 일면에 유기물로 이루어진 반도체층을 형성하는 단계; (k) 상기 반도체층의 일면에 절연층을 형성하는 단계; 및 (l) 상기 절연층의 일면에 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 유기물 반도체 소자 제조 방법을 아울러 제공한다.
상기 금도금층은 박막 트랜지스터의 소스 및 드레인 전극으로 이용되며, 상기 반도체층은 P3HT(poly(3-hexylthiophene))로 형성되고, 상기 절연층은 산화실리 콘(SiO2)으로 형성된다.
그리고, 상기 (l) 단계에서 형성된 전극층은 알루미늄(Al), 니켈(Ni), 금(Au), 티타늄(Ti) 중 선택된 어느 하나로 형성되어 박막 트랜지스터의 게이트 전극으로 이용된다.
(실시예)
이하, 본 발명에 따른 플렉시블 유기물 기판에 금도금층을 형성하는 제 1실시예와, 제 1실시예를 이용하여 유기물 반도체 소자를 제조하는 제 2실시예를 상세하게 설명한다.
1. 제 1실시예
본 발명의 제 1실시예는 폴리이미드와 같은 유기물로 이루어진 기판(10)에 전기적 특성이 우수한 금도금층(60)을 형성하는 것에 관한 실시예이다.
(1) 기판 준비(도 1의 (A) 참조)
본 발명에 사용되는 기판(10)의 소재는 플렉시블 특성을 가지고 있는 폴리이미드(POLYIMIDE)이다.
상기 폴리이미드는 열적, 화학적 안전성, 낮은 유전상수(dielectric constant), 높은 전기적 저항, 평면적인 구조, 큰 유연성을 가지면서도 코팅성과 필름 가공성이 좋기 때문에 유연성이 필요한 금속 박막의 기판이나 보호 코팅 소재로 많이 이용되는 소재이다.
따라서, 폴리이미드를 전도 금속의 기판으로 사용하면 전기적 신호를 빨리 전할 수 있고, 유연성이 좋기 때문에 탭(TAB) 기술이나 FPC(Flexible Printed Circuit)에 응용될 수 있다.
상기 폴리이미드는 PMDA-ODA(pyromellitic diahydride and oxy dianiline) 구조로 되어있는 Kapton H 제품과, BPDA-PDA(biphenyl tetracarboxylic acid dianhydride and paraphenylene diamine) 구조로 된 Upilex S 제품으로 구분할 수 있으며, 표 1에 두 폴리이미드 제품의 물리적 성질을 나타내었다.
PROPERTY POLYIMIDE TYPE
Kapton H Upilex S
Dielectric Contant(εt) 3.5 3.5
CTE(10-6/K) 20~36 15~20
Moisture Absorption(%) 2.0~4.0 1.0~2.0
Tensile Strength(MPa) 25 57
Elongation(%) 70~75 30
Elastic Modulus(×106psi) 0.4~0.5 1.14
Zero-strength Temperature(℃) >600 >600
본 발명에서의 상기 기판(10)은 125㎛의 두께를 가지는 폴리이미드 필름(Du Pont사의 Kapton)을 사용하였다.
상기와 같은 특징을 가지는 폴리이미드 기판(10)의 접착성을 높이기 위해서는 표면의 거칠기를 높게 처리할 필요가 있다.
본 발명에서는 이를 위하여, 산소 유도 결합형 플라즈마(O2 ICP)를 이용하여 표면 처리하였다.
상기 표면 처리는 300sccm의 O2 가스 분위기에서 13.56MHz의 RF 톱(top) 파워 40W와 바톰(bottom) 파워 0W, 60W, 125W에 각각의 셀프 바이어스(self-bias) 0V, -130V, -280V로 각각 30초 동안 실시하였다.
상기와 같이 표면 처리한 결과, 처리 전의 0.9nm의 RMS 거칠기가 각 바톰 파워 0W, 60W, 125W에 대하여 각각 3.6nm, 11.1nm, 23.9nm로 증가되고, 이와 같은 표면 거칠기의 증가는 다른 물질과의 접착성을 증대시키는 요인으로 작용한다.
(2) 접착층 형성(도 1의 (A) 참조)
상기와 같이 준비된 기판(10)과의 접착성을 높이는 위한 접착층(20)은 유기물과의 접착성이 우수한 소재를 이용하는 것이 바람직한데, 본 발명에서는 크롬(Cr), 크롬-니켈 합금, 티타늄(Ti) 중 어느 하나를 증착하여 형성한다.
상기 크롬(Cr)의 증착은 Ar 50sccm, 챔버 압력 5×10-5Torr, RF(13.56 ㎒) 파워 800W(2.4 W/cm2)의 조건을 가지는 스퍼터에 의해 3nm의 두께로 이루어진다.
(3) 씨드 레이어 형성(도 1의 (A) 참조)
본 발명에서의 씨드 레이어(30)는 금(Au)의 도금성을 높이기 위한 것으로, 구리(Cu)나 니켈(Ni) 또는 구리-니켈 이중층의 조합 중에서 어느 한 조합을 선택하여 상기 접착층(20)의 일면에 형성하였다.
상기 씨드 레이어(30)는 상기 접착층(20)의 증착 조건과 같은 스퍼터를 이용하여 형성한다.
도 1에는 구리(Cu)로만 이루어진 단층의 씨드 레이어(30)를 예시하였지만, 도 4에는 구리(Cu)로 이루어진 씨드 레이어(30) 위에 니켈층(35)을 추가로 증착하여 씨드 레이어를 2층 구조로 형성한 구조를 예시하였다.
상기 구리(Cu)의 증착은 Ar 50sccm, 챔버 압력 5×10-5Torr, RF(13.56 ㎒) 파워 800W(2.4W/cm2)의 조건을 가지는 스퍼터에 의해 15nm의 두께로 이루어진다.
상기 니켈(Ni)의 증착은 니켈 도금 용액을 사용하여 전류밀도 8mA/cm2, 도금조 50℃의 조건에서 도금으로 100~300nm 두께로 이루어진다.
(4) 배선 패턴 형성(도 1의 (B) 및 (C) 참조)
배선을 형성하는 금(Au)의 전기 도금 마스크로 사용하기 위해서 전기 도금액에서 매우 안정적인 특성을 가지고 있는 감광제(40; SU-8 negative)를 스핀 코터(spin coater)를 이용하여 상기 씨드 레이어(30) 위에 8~12㎛의 두께로 코팅한다.
이 때, 상기 감광제(40)가 코팅된 상태에서 감광제(40) 내의 거품을 제거하기 위해서 클린룸에서 약 1시간 동안 평평한 판 위에 놓아두어야 한다.
상기와 같이 감광제(40)가 코팅된 상태에서 배선 패턴이 형성된 마스크(50)를 이용하여 통상적인 포토리소그라피 방식을 이용하여 패턴(45)을 형성한다.
(5) 금도금층 형성(도 1의 (D) 참조)
상기와 같이 형성된 패턴(45)에 금(Au)을 전기 도금하기 위하여, 본 발명에서는 논시아나이드(noncyanide) 용액을 사용하여 전류밀도 5mA/cm2, 도금조 온도 60℃에서 도금하여 금도금층(60)을 형성한다.
(6) 감광막 제거(도 1의 (E) 참조)
SU-8로 이루어진 상기 감광막(40)을 제거하기 위하여, 80℃의 리무버-PG(Remover-PG; solvent stripper) 용액에서 약 2분간 처리하여 화학적 습식(chemical wet etching) 방법으로 제거한다.
(7) 접착층 및 씨드 레이어 제거(도 1의 (F) 참조)
상기 금도금층(60) 외 영역의 접착층(20)과 씨드 레이어(30)를 선택적 식각 방법으로 제거하여 금도금층(60)으로 형성된 배선을 완성한다.
상기 씨드 레이어(30)가 구리로 형성된 경우의 식각 공정은 증류수에 50%의 질산 용액 속에서 이루어지며, 상기 접착층(20)이 크롬으로 형성된 경우의 식각 공정은 60g/ℓ의 포타슘 과망간산염(potassium permanganate)과 200g/ℓ의 제 3소듐 포스페이트(tri-basic sodium phosphate)의 혼합 용액 속에서 이루어진다.
(8) 갭 충진
상기 금도금층(60)간에 형성되어 있는 갭(G)을 충진하기 위해 기판과 같은 계열 소재인 폴리이미드 중에서 HD MicroSystems에서 제조된 PI 2560을 사용하여 스핀 코팅한다.
이 때, 갭 충진이 최적으로 이루어지기 위해서는 스핀 코터의 스핀 스피드를 2단계로 조절하여 단계별로 코팅해야 한다.
즉, 예를 들어, 약 4㎛의 트랜치(trench)와 약 3정도의 종횡비를 가지는 갭을 완전하게 충진하기 위해서는 스핀 코터의 스핀 스피드를 2단계로 구분하여 처리해야 한다.
본 발명에서는 1단계에서 500rpm의 스피드로 처리하고, 2단계에서는 2000~4000rpm의 스피드로 코팅하였다.
2. 제 2실시예
본 발명의 제 2실시예는 상기 제 1실시예에 따라 제조된 금도금이 소정의 패턴으로 형성된 기판(10)에 유기물 박막 트랜지스터와 같은 유기물 반도체 소자를 형성하는 것에 관한 실시예이다.
(1) ~ (7) 공정
본 발명에 따른 제 2실시예의 공정 중에서 전단계의 공정(1~7)은 상기 제 1실시예의 (1) 유기물 기판 준비 ~ (7) 접착층 및 씨드 레이어 제거 공정과 동일하게 이루어진다.
(8) 유기물 반도체층 형성(도 1의 (G) 참조)
상기 금도금층(60)을 각각 소스(60a; source) 및 드레인(60b; drain) 전극으로 사용하여, 그 위에 유기물 반도체 물질인 P3HT(70; poly(3-hexylthiophene))를 약 250~35nm의 두께로 스핀 코팅한다.
이 때, 유기물 반도체 물질인 상기 P3HT(70)는 Sigma-aldrich사의 P3HT를 사용하였으며, 상기 P3HT(70)를 고순도의 클로르포름(chloroform)인 솔벤트(solvent)에 약 0.7~1wt%의 비율로 용해시켜 스핀 코터로 1000~2000rpm의 스피드로 코팅하였다.
(9) 절연층 형성(도 1의 (H) 참조)
상기와 같이 P3HT(70)로 형성된 유기물 반도체층의 일면에 패턴이 형성된 금속 마스크를 사용하여 진공 장비인 전자-빔 증발기(E-beam evaporator)를 이용해 산화실리콘(SiO2)으로 절연층(80)을 100~250nm의 두께로 증착한다.
상기 절연층(80)의 증착은 챔버 압력 6.5×10-6Torr, 전압 0.7KV, 전류 0.015~0.02mA 파워의 조건을 가지는 전자-빔 증발기에 의하여 이루어진다.
(10) 게이트 전극 형성(도 1의 (H) 참조)
상기 절연층(80) 위에 유기물 박막 트랜지스터의 게이트 전극(90)을 형성하기 위하여, 상기 절연층(80)의 일면에 게이트 전극 패턴이 형성된 금속 마스크를 사용하여 진공 장비인 열 증발기(thermal evaporator)로 알루미늄(Al)을 200~250nm의 두께로 증착하여 게이트 전극(90)을 형성한다. 여기서, 상기 게이트 전극(90)은 상기 알루미늄(Al) 외에 니켈(Ni), 금(Au), 티타늄(Ti) 중 어느 하나를 선택하여 증착할 수도 있다.
상기 게이트 전극(90)의 증착은 챔버 압력 6.5×10-6Torr의 조건을 가지는 열 증발기에 의하여 이루어진다.
상기와 같은 공정을 통하여 제조된 본 발명에 따른 유기물 반도체 소자인 유기물 박막 트랜지스터는 도 5에 나타낸 드레인 전극의 전류-전압 특성 곡선에서 보는 바와 같이 드레인 전류의 포화특성이 나타나고 전하운반자의 전계이동도가 0.07 cm2/V-s 로 우수하다는 것을 알 수 있다.
그리고, 도 6에 나타낸 바와 같은 전달 특성 곡선에서 보는 바와 같이 온-오프비(on-off ratio)가 약 103으로 우수하다.
상기 씨드 레이어(30)를 구리(Cu)로만 형성했을 경우에는 씨드 레이어를 구성하는 구리층의 구리 성분이 금도금층(60)으로 확산되어 유기반도체-금전극간의 높은 접촉저항의 문제점을 일으켜 드레인 전극의 전류-전압 특성이 도 2에 나타낸 바와 같이 소스ㅡ드레인 전압이 -40V까지 드레인 전압이 포화되지 않으며, 도 3의 전달 특성에서 보듯이 온-오프비(on-off ratio)가 약 10으로 낮은 값을 나타내나, 상기 씨드 레이어(30)를 구리-니켈의 2층 구조로 형성했을 경우에 상기 구리층 위에 니켈층(35)을 추가로 증착하면 구리 성분이 금도금층으로 확산되는 것을 방지하여 소스전극 내로의 운반자 주입특성이 좋아지기 때문에 도 5에 나타낸 드레인 전극의 전류-전압 특성 곡선과 같은 결과를 나타낸다.
상기한 바와 같이 이루어진 본 발명은 금(Au)을 플렉시블 기판의 배선으로 이용하기 위해서 플렉시블 기판의 소재로 이용되는 폴리머와 접착성이 뛰어난 소재로 이루어진 접착층과 금(Au)의 전기 도금성을 높여 주는 씨드 레이어를 이용하여 유기물로 이루어진 기판과 금도금층으로 이루어진 배선(소스/드레인 전극)간의 접착력을 크게 향상시켜 주며, 저온에서도 처리가 가능하다.
그리고, 유기물 기판에 금도금층을 형성하여 소스 및 드레인 전극으로 이용하고, 반도체층으로 유기물 반도체를 이용함으로써 유기물 반도체 소자의 전기적 특성을 크게 향상시켜 준다.
이상에서는 본 발명을 특정의 바람직한 실시예를 예로 들어 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.

Claims (14)

  1. (a) 플렉시블한 유기물로 이루어진 기판을 준비하는 단계;
    (b) 상기 기판의 접착성을 높이기 위해 그 일면을 플라즈마 표면 처리하는 단계;
    (c) 상기 기판과 접착성이 높은 접착층을 상기 기판의 일면에 형성하는 단계;
    (d) 상기 접착층의 일면에 금(Au)의 도금성을 높여 주는 씨드 레이어를 형성하는 단계;
    (e) 상기 씨드 레이어 위에 감광막을 형성하는 단계;
    (f) 상기 감광막을 미리 패턴이 형성된 마스크를 이용하여 패터닝하는 단계;
    (g) 상기 감광막에 형성된 패턴에 금도금층을 형성하는 단계;
    (h) 상기 감광막을 제거하는 단계; 및
    (i) 상기 금도금층 외의 영역에 있는 상기 접착층 및 씨드 레이어를 제거하여 상기 금도금층간에 갭을 형성하는 단계를 포함하는 것을 특징으로 하는 플렉시블 유기물 기판의 금도금층 형성 방법.
  2. 제 1항에 있어서, 상기 기판은 폴리이미드로 이루어지는 것을 특징으로 하는 플렉시블 유기물 기판의 금도금층 형성 방법.
  3. 삭제
  4. 제 1항에 있어서, 상기 접착층은 크롬 또는 니켈-크롬 합금으로 형성되는 것을 특징으로 하는 플렉시블 유기물 기판의 금도금층 형성 방법.
  5. 제 1항에 있어서, 상기 씨드 레이어는 구리 또는 니켈로 형성되는 것을 특징으로 하는 플렉시블 유기물 기판의 금도금층 형성 방법.
  6. 제 1항에 있어서, 상기 씨드 레이어는 상기 접착층 쪽에는 구리, 상기 금도금층 쪽에는 니켈이 순차적으로 형성되어 이루어진 것을 특징으로 하는 플렉시블 유기물 기판의 금도금층 형성 방법.
  7. 제 1항에 있어서, 상기 (i) 단계는 상기 갭을 채우는 갭 충진 단계를 더 포함하여 이루어지는 것을 특징으로 하는 플렉시블 유기물 기판의 금도금층 형성 방법.
  8. 제 7항에 있어서, 상기 갭 충진 단계는 유기물을 스핀 코팅하여 상기 갭을 충진하는 것을 특징으로 하는 플렉시블 유기물 기판의 금도금층 형성 방법.
  9. (a) 플렉시블한 유기물로 이루어진 기판을 준비하는 단계;
    (b) 상기 기판의 접착성을 높이기 위해 그 일면을 플라즈마 표면 처리하는 단계;
    (c) 상기 기판과 접착성이 높은 접착층을 상기 기판의 일면에 형성하는 단계;
    (d) 상기 접착층의 일면에 금(Au)의 도금성을 높여 주는 씨드 레이어를 형성하는 단계;
    (e) 상기 씨드 레이어 위에 감광막을 형성하는 단계;
    (f) 상기 감광막을 미리 패턴이 형성된 마스크를 이용하여 패터닝하는 단계;
    (g) 상기 감광막에 형성된 패턴에 금도금층을 형성하는 단계;
    (h) 상기 감광막을 제거하는 단계;
    (i) 상기 금도금층 외의 영역에 있는 상기 접착층 및 씨드 레이어를 제거하여 상기 금도금층간에 갭을 형성하는 단계;
    (j) 상기 갭을 포함하여 상기 금도금층의 일면에 유기물로 이루어진 반도체층을 형성하는 단계;
    (k) 상기 반도체층의 일면에 절연층을 형성하는 단계; 및
    (l) 상기 절연층의 일면에 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 유기물 반도체 소자 제조 방법.
  10. 제 9항에 있어서, 상기 금도금층은 박막 트랜지스터의 소스 및 드레인 전극으로 이용되는 것을 특징으로 하는 유기물 반도체 소자 제조 방법.
  11. 제 9항에 있어서, 상기 반도체층은 P3HT(poly(3-hexylthiophene))로 형성되는 것을 특징으로 하는 유기물 반도체 소자 제조 방법.
  12. 제 9항에 있어서, 상기 절연층은 산화실리콘(SiO2)으로 형성되는 것을 특징으로 하는 유기물 반도체 소자 제조 방법.
  13. 제 9항에 있어서, 상기 (l) 단계에서 형성된 전극층은 박막 트랜지스터의 게이트 전극으로 이용되는 것을 특징으로 하는 유기물 반도체 소자 제조 방법.
  14. 제 9항에 있어서, 상기 (l) 단계에서 형성되는 전극층은 알루미늄(Al), 니켈(Ni), 금(Au), 티타늄(Ti) 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 유기물 반도체 소자 제조 방법.
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