KR100621448B1 - 바이어스 온도 불안정성(ｂｔｉ) 효과 저감 방법 및 장치 - Google Patents

Abstract

전계 효과 트랜지스터(FET)로 구현된 전자 시스템이 바이어스 온도 불안전성(BTI)에 의해 야기된 임계 전압 시프트를 저감할 수 있게 하는 방법 및 장치가 개시된다. BTI에 의한 VT 시프트는 FET가 특정 전압 스트레스 조건에 있는 경우 축적된다. 전자 시스템에서 많은 스토리지 요소는 시스템의 거의 전체 수명 동안 동일 데이터를 저장하여, 스토리지 요소에서 BTI에 의한 VT 시프트가 현저하게 한다. 본 발명의 일 실시예는 전자 시스템이 동작하는 제1 시간 부분 동안 특정 스토리지 요소가 제1 상태에 있게 하고, 상기 제1 상태 동안 데이터는 제1 위상으로 스토리지에 저장되며, 전자 시스템이 동작하는 제2 시간 부분 동안 특정 스토리지 요소가 제2 상태에 있게 하고, 상기 제2 상태 동안 데이터는 제2 위상으로 스토리지에 저장되도록 보장한다.

스토리지 요소, 바이어스 온도 불안정성, 임계 전압 시프트, 전자 시스템, 위상 모드

Description

바이어스 온도 불안정성(ＢＴＩ) 효과 저감 방법 및 장치{METHOD AND APPARATUS TO REDUCE BIAS TEMPERATURE INSTABILITY(BTI) EFFECTS}

도 1은 본 발명의 일 실시예에 따른 입력 위상 선택, 스토리지 요소 및 출력 위상 선택의 블록도.

도 2는 스토리지 요소에 결합되는 복수의 입력 위상 선택 및 출력 위상 선택에 결합된 제어기의 블록도.

도 3은 본 발명에 따른 스토리지 요소의 예시적인 메모리 어레이 실시예의 블록도.

도 4는 위상 모드 스위치 트리거와 위상 스위치 로직을 더 나타내는 제이기의 블록도.

도 5는 제어기에 결합되어 어레이 자체 테스트를 제공할 수 있는 메모리 어레이 스토리지 요소의 블록도.

도 6a는 본 발명의 일 실시예에 따른 메모리 어레이 스토리지 요소에 사용하기 적합한 워드 라인 구동기를 나타내는 도면.

도 6b는 도 6a에 도시된 신호 전압 파형을 나타내는 도면.

도 6c는 본 발명의 일 실시예에 따른 메모리 어레이 스토리지 요소에서 사용하기 적합한 워드 라인의 다른 실시예를 나타내는 도면.

도 6d는 개선된 NBTI에 의한 VT 시프트 특성을 갖는 복원 펑션을 구비하는 비트 라인 구동기의 일 실시예를 나타내는 도면.

도 6e는 개선된 NBTI에 의한 VT 특성을 갖는 복원 펑션을 구비하는 비트 라인 구동기의 제2 실시예를 나타내는 도면.

도 6f는 도 6d에서와 같이 개선된 NBTI에 의한 VT 시프트 특성을 구비하는 복원 펑션과 개선된 NBTI에 의한 VT 특성을 갖는 비트 라인 등화 펑션을 구비하는 비트 라인 구동기의 일 실시예를 나타내는 도면.

도 6g는 도 6e에서와 같이 개선된 NBTI에 의한 VT 시프트 특성을 구비하는 복원 펑션과 개선된 NBTI에 의한 VT 특성을 갖는 비트 라인 등화 펑션을 구비하는 비트 라인 구동기의 일 실시예를 나타내는 도면.

도 7은 본 발명의 방법의 일 실시예의 흐름도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 입력 위상 선택

2 : 스토리지 요소

3 : 출력 위상 선택

13 : 타이머

14 : 운영 체계

15 : 비휘발성 스토리지

16 : 제어기

17 : 위상 모드 스위치 트리거

18 : 위상 스위치 로직

20 : 비트 라인 구동기

21 : 센스 증폭기

32 : 워드 라인 구동기

본 발명은 전계 효과 트랜지스터 회로에 관한 것이다. 보다 구체적으로는, 본 발명은 바이어스 온도 불안정성으로 야기된 임계 전압 시프트되는 전계 효과 트랜지스터에 관한 것이다.

최근 전자 시스템, 예를 들면, 컴퓨터 프로세서, 개인용 디지털 단말(PDA), 디지털 카메라는 현재 반도체 칩 상에 제조된 전계 효과 트랜지스터(FET)를 사용하여 로직 및 스토리지 회로에 의존한다. 상보성 금속 산화물 반도체(CMOS) 회로는 CMOS 회로에 의해 제공되는 속도 및 비교적 낮은 전력으로 인해 이러한 로직 및 스토리지 회로에서 광범위하게 사용된다. CMOS 회로는 P 채널 전계 효과 트랜지스터(PFET)와 N 채널 전계 효과 트랜지스터(NFET)를 사용한다.

최근 기술 개발은 FET의 물리적 크기를 감소시켜 왔다. 전압은 전력을 절약하고 FET의 물리적 크기 저감 요건에 맞추기 위해 감소되어 왔다. FET 임계 전압(VT)은 공급 전압의 저감에 기인한 저감된 FET 게이트 전압의 성능 열화 효과를 완화시키도록 감소되어 왔다. FET의 크기 및 VT의 저감의 결과, 네거티브 바이어스 온도 불안전성(NBTI)에 의한 PFET에서의 VT 시프트는 성능 열화, 전압 민감의 상당한 문제점을 발생시키고, 한계적이지만 동작하는 메모리 스토리지 장소가 스토리지 장소가 되지 않게 한다. NBTI에 의한 VT 시프트는 PFET의 소스 및 드레인 전압에 대하여 게이트 전압의 함수인, PFET에서의 VT의 증가(절대값)를 야기한다. NBTI에 의한 VT 시프트는 PFET가 NBTI에 의한 VT 시프트를 강조하는 전압 조건 동안 시간 경과에 따라 축적된다. PFET에서 NBTI에 의한 VT 시프트는 오늘날 기술의 주요 문제이다. PFET에서 NBTI에 의한 VT 시프트는 여기서 상세히 설명한다. 비록 현재 기술에서 PFET보다 적은 정도이지만 NFET에서의 유사한 VT 시프트가 존재한다. NFET에서의 이러한 VT 시프트는 PBTI라 불린다(파지티브 바이어스 온도 불안정성). 이하 설명되는 예는 PFET에서 NBTI에 의한 VT 시프트의 많은 역효과를 극복하는 방식을 나타내지만, NFET에서 PBTI에 의한 VT 시프트를 저감하는 유사한 실시예가 고려된다.

PFET의 소스 및 드레인은 "하이" 전압 레벨이고 게이트가 "로우" 전압 레벨인 경우 PFET은 NBTI 전압 스트레스 조건에 있다. 예를 들면, 1볼트의 공급 전압을 갖는 현재의 CMOS 칩에서, 소스와 드레인이 1볼트에 있고 게이트가 접지(0V)인 경우 PFET은 NBTI 전압 스트레스 조건에 있다. 게이트가 "하이"이고 소스가 "하이"인 경우, PFET은 NBTI에 의한 VT 열화로부터 어느 정도 회복하려 한다. 이상적으로는, PFET에서 밸런스된 듀티 사이클(NBTI 전압 스트레스 조건이 50%이고 NBTI 전압 스트레스 조건에 있지 않은 것이 50%)은 가장 균일한 스트레스를 생성할 수 있다. NFET의 게이트가 "하이"이고 NFET의 소스와 드레인이 "로우" 전압인 경우 NFET은 PBTI 전압 스트레스 조건에 있다.

NBTI에 의한 VT 시프트는 업계에 알려진 경우지만, VT 시프트에 관련된 열화 문제를 해결하려는 대부분의 방법은 NBTI에 의해 발생하는 VT 시프트량을 최소화하는 공정 기술을 처리한다. 그러나, 게이트 산화물(또는 게이트 절연체에 사용되는 다른 절연재)의 박막화와 공급 전압의 저감은 NBTI에 의해 발생하는 VT 시프트를 정상 VT 가변성의 전체 비율로서 보다 중요하게 한다. 통상 NBTI에 의한 VT 시프트는 PFET의 50% 듀티 사이클에서(즉, PFET이 NBTI 전압 스트레스 조건에 있는 시간에서 절반을 보내고 절반의 시간을 보내고 NBTI 전압 스트레스 조건에 있지 않은 시간에서 절반을 보냄) 30 내지 40㎷(밀리볼트)이지만, NBTI에 의한 VT 시프트는 듀티 사이클이 100%에 가까운 경우(즉, PFET가 거의 항상 NBTI 전압 스트레스 조건에 있음)인 경우 80 내지 90㎷일 수 있다. 거의 0% 듀티 사이클인 경우(즉, PFET는 NBTI 전압 스트레스 조건에 거의 있지 않음), 거의 어떤 NBTI에 의한 VT 시프트도 발생하지 않는다. 수년전, 공급 전압은 통상 5V이고 VT는 대략 700㎷이다. 현재, 공급 전압은 대략 1볼트이고 VT는 대략 200㎷이며, 80 내지 90㎷의 NBTI에 의한 VT 시프트는 현재 PFET의 전체 VT의 주요 비율이다.

다수의 사용 상황은 특정 PFET의 듀티 사이클이 50%가 아닌 경우가 현저하다. 예를 들면, 메모리 어레이(예를 들어, 정적 랜덤 액세스 메모리(SRAM) 또는 동적 랜덤 액세스 메모리(DRAM))에서, ABIST(어레이 자체 테스트)는 통상 칩의 테스트 동안 적용된다. ABIST는 칩 내의 결함을 식별하는데 필요한 과도(burn-in) 스트레스 조건(상승 온도 및/또는 공급 전압) 동안 더 사용된다. 과도 동안 적용 된 상승 온도 및 공급 전압 조건은 NBTI에 의한 VT 시프트에 기인한 열화 속도를 증가시킨다. 과도 동안, ABIST는 메모리 어레이에 결합된 패턴을 생성한다. ABIST는 결함을 갖지 않는 메모리 어레이로부터 예측된 결과에 대하여 결과적인 출력 패턴을 점검한다. 이들 패턴의 의도는 메모리 어레이에 스트레스를 가하여 다양한 섭동 패턴을 갖는 모든 가능한 결함 유형을 관측하는 것이다. 이들 패턴은 각 비트 라인에서 또는 어레이 내의 스토리지 요소에서 50% 듀티 사이클일 필요가 있지만 이를 보장하지는 않는다. 실제, 많은 ABIST 패턴의 세트는 메모리 어레이에서 적어도 일부의 PFET에서 듀티 사이클이 거의 100%가 된다. 많은 전자 시스템은 또한 전자 시스템의 재시작 동안 ABIST를 동작한다. 전자 시스템이 급전되는 경우 재시작이 발생한다. 많은 전자 시스템의 재시작은 수동 중재에 의해 야기될 수 있다.

전자 시스템의 정상 동작 동안, 몇몇 스토리지 요소에 변화가 기입될 수 있지만 있더라도 거의 행해지지는 않으며, 이는 몇몇 PFET이 거의 전압 조건을 일정하게 유지하여 NBTI VT 시프트가 축적되게 한다. 예를 들면, 운영 체계 코드는 컴퓨터 등의 전자 시스템에서 디스크 등의 비휘발성 스토리지로부터 메모리 어레이 등의 온 칩 스토리지 요소에 복사되고, 컴퓨터가 동작하는 전체 시간 동안 통상 거의 변경되지 않는다. 더욱이, 운영 체계 코드는 컴퓨터가 재시작할 때마다 스토리지 요소에서 동일 위치에 저장할 수 있다.

따라서, 반도체 칩 상의 스토리지 요소의 NBTI에 의한 VT 시프트를 최소화하는 방법 및 장치를 제공할 필요가 있다.

본 발명은 FET, 특히 현재 기술에서 PFET 내의, NBTI에 의한 VT 시프트를 이들 FET에서 듀티 사이클을 거의 50%가 되도록 하여 저감하는 방법 및 장치를 제공한다. 듀티 사이클은 FET가 NBTI에 의한 VT 시프트를 발생하게 하는 전압 조건에 있는 시간의 일부이다.

방법 실시예에서, 제어기는 스토리지 요소에 기입된 입력 데이터 신호의 위상을 제어하고, 이 스토리지 요소에서 선택된 스토리지 요소 데이터의 위상을 제어한다. 제1 기간 동안, 입력 데이터 신호의 제1 위상은 스토리지 요소 데이터로서 스토리지 요소에 저장되고, 스토리지 요소에 저장된 스토리지 요소 데이터의 제1 위상이 출력용으로 선택된다. 위상 모드 스위치 트리거의 활성화에 대응하여, 제2 기간이 개시한다. 제2 기간 동안, 입력 데이터 신호의 제2 위상은 스토리지 요소에 저장된다. 입력 데이터 신호의 제2 위상이 스토리지 요소에 저장된 경우, 스토리지 요소 데이터의 제2 위상은 출력용으로 선택된다.

장치 실시예에서, 제어기는 클럭 출력과 위상 모드 출력을 생성한다. 장치는 예를 들면 데이터를 저장할 수 있는 래치, 레지스터, SRAM, DRAM 등의 스토리지 요소를 갖는다. 스토리지 요소는 스토리지로서 입력 데이터 신호로부터의 입력 데이터를 저장하고, 이 입력 데이터 신호의 위상은 위상 모드의 제어 하에 입력 위상 선택에 의해 선택된다. 입력 데이터 신호의 선택된 위상은 스토리지 요소 데이터로서 스토리지 요소에 클럭된다. 출력 위상 선택은 위상 모드의 제어하에 선택된 스토리지 요소 데이터의 제1 위상 또는 제2 위상을 출력한다. 제어기 내의 또는 이에 결합된 위상 모드 스위치 트리거는 소정 이벤트의 발생 시에 제1 위상 모드로부터 제2 위상 모드로 스위치한다. 위상 모드의 값을 주기적으로 변경함으로써, NBTI 전압 스트레스 조건의 개선된 듀티 팩터가 스토리지 요소에 획득된다.

일 실시예에서, 스토리지 요소는 메모리 어레이이고 제어기는 어레이 자체 테스트(ABIST) 제어기이다. 입력 데이터 신호는 ABIST 제어기에 결합되고, ABIST 제어기는 스토리지 요소에 어드레스 입력을 제공하며, 출력 위상 선택의 출력은 ABIST 제어기에 결합된다. ABIST 제어기는 일련의 ABIST 패턴의 초기(또는, 다르게는, 말단)에서 위상 모드의 값을 변경한다.

일 실시예에서, 위상 모드 스위치 트리거는 위상 모드의 값을 변경하려 하지만, 스토리지 요소 데이터의 적절한 위상은 전자 시스템 장치의 로직에 의해 요구된다. 제어기는 위상 모드의 값을 변경하기 전에 스토리지 요소 데이터의 위상을 변경한다.

따라서, 상술한 본 발명의 특징, 이점 및 목적을 달성하고 상세히 이해할 수 있는 방식, 상기 간략히 요약한 본 발명의 특징적 설명은 첨부한 도면에서 설명되는 실시예를 참조하여 행해진다.

그러나, 첨부 도면은 본 발명의 단지 통상의 실시예를 나타내며, 따라서, 본 발명을 한정하는 것으로 이해되어서는 안되며 다른 균등한 실시예가 가능함을 이해하여야 한다.

본 발명은 이하 도면을 참조하여 상술한 설명에 관련하여 보다 상세히 설명 한다.

본 발명은 전자 시스템이 사용되는 시간의 제1 부분인 제1 전압 바이어스 조건과 전자 시스템이 사용되는 시간의 제2 부분인 제2 전압 바이어스 조건에 다수의 회로, 특히, 스토리지 요소의 듀티 사이클이 근접하게 하여 FET 회로에서의 바이어스 온도 불안정성(BTI)에 의한 VT 시프트를 저감하는 방법 및 장치를 제공한다. 제1 전압 바이어스는 BTI 전압 스트레스 조건이고, 제2 전압 바이어스 조건은 BTI 전압 스트레스 조건이다. P 채널 FET(PFET)은 오늘날 기술에서 네거티브 바이어스 온도 불안전성(NBTI)에 의한 VT 시프트에 특히 영향을 받지만, 본 발명은 또한 N 채널 FET(NFET)에서 파지티브 바이어스 온도 불안전성(PBTI)에 의한 VT 시프트를 고찰한다. 현재 기술에서 PFET을 사용한 NBTI에 의한 VT 시프트는 현재 기술에서 NFET을 사용한 PBTI에 의한 VT 시프트 보다 문제가 더 있기 때문에, PFET에서의 NBTI 효과에 설명과 예를 집중하지만, NFET에서의 PBTI에 의한 VT 시프트도 고찰된다. 이러한 NBTI(PFET)와 PBTI(NFET)은 모두 지정된 BTI(바이어스 온도 불안정성)일 수 있다. PFET은 게이트가 저전압(예를 들어, 제로 전압, 즉 접지)이고 그 소스와 드레인이 고전압(예를 들어, Vdd)인 경우 NBTI 전압 스트레스 조건에 있다. PFET가 게이트가 하이 전압인 제2 전압에 있는 경우, 어떤 인지가능한 NBTI에 의한 VT 시프트가 발생하지 않으며, 실제로는, NBTI에 의한 VT 시프트는 복구하려 한다.

이하 도 1을 참조하면, 입력 위상 선택(1)으로부터의 데이터 입력을 수신하는 스트로지 요소(2)가 도시되어 있다. 스토리지 요소의 출력과 스토리지 요소 데이터를 요구하는 다른 로직(미도시) 사이에 출력 위상 선택(3)이 결합된다. 스토 리지 요소(2)는 다양한 실시예에서 단순 래치, 복수의 래치를 갖는 레지스터, 정적 랜덤 액세스 메모리(SRAM), 동적 랜덤 액세스 메모리(DRAM)일 수 있다. 간이함을 위해서, 단지 단일 데이터 입력(즉, 신호(7))이 스토리지 요소(2)에 대하여 도시되지만, 다음 도면들에서 도시되고 후술하는 바에 따라 임의 개수의 입력이 고찰된다. 스토리지 요소(2)가 다수의 입력을 갖는 경우, 입력 위상 선택(1)은 출력 위상 선택(3)과 같이 다수의 입력을 갖는다. 예를 들면, 현재 컴퓨터 시스템에서 사용되는 많은 레지스터는 32 또는 64 데이터 입력을 갖는다. 추가 예로서, 반도체 칩 상의 SRAM은 32 또는 64 데이터 입력을 갖지만, SRAM이 보다 많거나 적은 입력을 갖는 것이 일반적이다. 도 1에 예로서 도시된 스토리지 요소(2)는 간이함을 위해서 두개의 출력, 출력(8 및 9)을 가지며, 여기서, 출력(8 및 9)은 하나의 논리값을 나타내는 상보성 신호이다. 스토리지 요소(2)의 입력과 같이, 임의 개수의 출력이 가능하다. 상보성 출력이 도시되었지만, 비상보성 출력도 가능하다. 간이함을 위해서, 도 1에는 스토리지 요소(2)가 단일 클럭 입력을 갖는 것으로 도시되어 있지만, 몇몇 실시예에서 SRAM 등의 스토리지 요소는 다수의 클럭 입력을 요구할 수 있으며, 하나 이상의 클럭 입력이 가능하다. 아래 보다 상세히 설명되는 몇몇 실시예에서 반전 입력을 갖는 스토리지 요소(2)가 도시된다. 반전 입력을 구동하는 신호가 활성화된 경우 스토리지 요소(2)의 이러한 실시예 내에 스토리지 요소 데이터가 반전(토글)된다. J-K 플립플롭은 이러한 스토리지 요소의 일 예이고, 클럭 에지의 한 시점에서 모두 "1"이면 J-K 플립 플롭에서 스토리지 요소 데이터가 토글하는 J 신호와 K 신호로 이루어진 입력을 갖는다.

입력 위상 선택(1)은 제1 입력에서 입력 데이터 신호(4)를 수신하는 멀티플렉서(9)를 갖는다. 인버터(6)는 멀티플렉서(9)의 제2 입력에서 입력 데이터 신호(4)에 상보적인 신호를 제공한다. 위상 모드는 멀티플렉서(9)에 결합된다. 멀티플렉서(9)는 위상 모드에 따라 입력 데이터 신호(4) 또는 입력 데이터 신호(4)의 보수를 출력한다. 상보 데이터가 입력 데이터 신호(4)로서 이용가능하면, 인버터(6)가 필요없다.

출력 위상 선택(3)은 신호(8) 상의 스토리지 요소(2)로부터 스토리지 요소 데이터의 트루 위상과 신호(9) 상의 스토리지 요소(2)로부터 스토리지 요소 데이터의 상보 위상을 수신하는 멀티플렉서(10)를 갖는다. 멀티플렉서(10)는, 위상 모드에 의해 따라 스토리지 요소 데이터의 트루 위상 또는 상보 위상을 신호(11)에 출력한다. 본 발명의 몇몇 실시예에서, 신호(4 및 11)는 양방향 시그널링 프로토콜을 사용하는 물리적으로 동일한 전기 도전체이다.

위상 모드가 "1"의 값을 갖는 경우, 입력 데이터 신호(4)의 "1"은 스토리지 요소(2)에 "1"로서 저장될 수 있으며 신호(11)에 "1"로서 출력될 수 있다. 그러나, 위상 모드가 "0"의 값을 갖는 경우, 입력 데이터 신호(4)의 "1"이 스토리지 요소(2)에 "0"으로서 저장될 수 있으며 신호(11)에 "1"로서 출력될 수 있다. 유사하게, 위상 모드가 "1"인 경우, 입력 데이터 신호(4)의 "0"은 스토리지 요소(2)에 "0"으로서 저장될 수 있으며, 신호(11)에 "0"으로서 출력될 수 있다. 위상 모드가 "0"인 경우, 입력 데이터 신호(4)의 "0"은 스토리지 요소(2)에 "1"로서 저장될 수 있으며 신호(11)에 "0"으로서 출력될 수 있다. 출력 데이터 신호(4)의 값을 생성 하는 전자 시스템(미도시) 내의 다른 로직과 신호(11)의 값을 사용하는 다른 로직(미도시)은 위상 모드 값이 변하지 않지만 스토리지 요소 데이터는 여전히 다른 로직에 의해 필요하면, 어느 데이터 위상이 스토리지 요소(2)에 저장되는지를 인식할 필요가 없으며, 이 경우, 스토리지 요소 데이터는 아래 보다 상세히 설명하는 바와 같이 다른 로직에 의해 사용하기 전에 반대 위상으로 기입되어야 한다.

도 2는 본 발명의 일 실시예를 나타내며, 입력 위상 선택(1)은 신호(4)에 N 입력을 갖는다. 도 2의 스토리지 요소(2)는 위상 모드에 따라 입력 위상 선택(1)에 의해 선택된 위상을 갖는 신호(4)에서 수신되는 N 비트의 데이터를 저장하는 레지스터이다. 출력 위상 선택(3)은 위상 모드에 따라 스토리지 요소(2)에 저장된 N 비트 각각에 대한 스토리지 데이터의 위상을 선택한다. 도 2는 입력 데이터 신호(4)에 결합된 제어기(16)를 나타낸다. 제어기(16)는 또한 신호(11)에 결합되어 있다. 제어기(16)는 도 1에서 상술한 바와 같이 동작하는 위상 모드 및 클럭을 제공한다. 다양한 실시예에서, 제어기(16)는 IBM iSeries 프로세서, 반도체 칩 상에 임베드된 마이크로컨트롤러, 메모리(예를 들어, SRAM 또는 DRAM)에 테스트 패턴을 제공하고 메모리의 올바른 동작을 점검할 수 있는 ABIST(어레이 자체 테스트) 제어기 등의 프로세서이다. 제어기(16)는 제1 기간 동안 위상 모드의 제1 값을 구동하고 제2 기간 동안 위상 모드의 2 값을 구동한다. 거의 동일한 간격에서의 위상 모드 값의 변경은 도 2의 예에서 스토리지 요소(2)가, 정적(즉, 무변경) 데이터가 스토리지 요소에 기입되면, 거의 50%의 듀티 팩터를 가질 수 있도록 보장한다. 간격이 실질적으로 상이하더라도, NBTI에 의한 VT 시프트는 100% 듀티 팩터에 비해 개 선될 수 있다.

입력 데이터 신호(4)가 제어기(16)에 의해 소싱되고 신호가 제어기(16)에 의해 수신되는 것으로 도시되지만, 이 경우, 제어기(16)는 입력 데이터 신호(4)의 모든 소스와 신호(11)의 모든 싱크를 포함하는 것으로 이해될 수 있다. 당업자가 이해할 수 있는 바와 같이, 입력 위상 선택(1)과 출력 위상 선택(3)을 제어하는데 직접 필요하지 않은 로직 컴포넌트는 제어기 외부에 있는 것으로 간주될 수 있다. 예를 들면, 스토리지 요소(2)가 SRAM이고 제어기(16)가 ABIST 제어기인 경우, 입력 데이터 신호(4)와 신호(11)가 테스트 목적을 위해 제어기(16)가 결합되더라도, 입력 데이터 신호(4)는 다른 로직에 의해 선택적으로(예를 들어, 멀티플럭서를 통해서) 소싱될 수 있으며, 유사하게, 신호(11)는 다른 로직 및/또는 레지스터에 결합될 수 있다. 일 실시예에서, 입력 데이터 신호(4)는 특히 위상 모드 및/또는 클럭을 제어하는 로직에 관련되지 않은 로직에 의해 소싱된다. 일 실시예에서, 신호(11)는 특히 위상 모드 및/또는 클럭을 제어하는 로직에 결합되지 않는다. 그러나, 입력 데이터 신호(4)와 신호(11)가 제어기(16)에 결합되지 않으면, 제어기(16)는 스토리지 요소(2) 내 스토리지 요소 데이터의 위상을 변경할 수 없다. 스토리지 요소(2) 내의 스토리지 요소 데이터의 위상 변경은 위상 모드가 변하는 경우 중요하지만 스토리지 요소(2)에 저장된 스토리지 요소 데이터는 출력 위상 선택(3)에 결합된 로직에 의해 요구된다.

도 3은 본 발명의 일 실시예의 블록도이고, 스토리지 요소(2)는 메모리 어레이, 특히, SRAM이다. DRAM 메모리 어레이는 비트 라인 구동기, 워드 라인 구동기 및 센스 증폭기 등의 많은 공통 블록을 공유하며, SRAM은 단지 예시로서 사용되며 한정하려는 것은 아니다. 입력 데이터 신호(4X, 4Y, 4Z)는 입력 데이터 신호(4)의 개별 인스턴스이고 SRAM에 저장될 데이터이다. 입력 위상 선택(1)은 입력(7XT, 7XC), (7YT, 7YC) 및 (7ZT, 7ZC)으로서 구동될 입력 데이터 신호(4X, 4Y, 4Z)의 트루 또는 상보 위상을 선택하는 위상 모드에 의해 제어된다. 7XT, 7YT 및 7ZT은 "트루" 비트 라인 구동기 PFET를 제어하고, 7XC, 7YC, 및 7ZC는 도시한 바와 같이 "상보" 비트 라인 구동기 PFET를 제어한다. 위상 모드가 "1"이라 가정하면, 입력 데이터(예를 들어, 4X)의 "트루 위상"이 저장될 것임을 의미한다. 신호(4X)가 "1"인 경우, 신호(7XT)가 "0"이며, 비트 라인 구동기(20X)의 PFET(PT)가 비트 라인(32XT)를 "1"로 구동하게 한다. 입력(7XT, 7XC), (7YT, 7YC) 및 (7ZT, 7ZC)은 또한 기입 클럭(미도시)에 의해 제어되어 이들 모든 입력은 기입이 행해지지 않으면 "하이"로 유지된다. 즉, 기입이 행해지지 않은 경우, 비트 라인 구동기(20X)의 PT 및 PC가 오프로 유지된다(예를 들어, 비도전). 비트 라인(32XC)은 NFET(간이함을 위해 미도시)에 의해 로우로 구동된다(또는 이전에 구동됨). 이러한 전압 바이어스 조건에서 PFET(PT)은 NBTI에 의한 VT 시프트에 대하여 스트레스되어, 게이트는 로우 전압, 소스는 하이, 그리고 드레인은 하이를 갖는다(비트 라인(32XT)이 하이로 충전). 비트 라인(32XT)은 "X" 열에서 모든 메모리 셀(2XA-2XN)에 결합된다.

워드 라인 구동기(32A 내지 32N)는 어드레스(미도시)와 클럭(미도시)를 수신한다. 각각의 워드 라인 구동기는 그 워드 라인 구동기에 고유한 어드레스가 수신되고 클럭이 활성인 경우 그 개별 워드 라인을 상승시킨다. 예를 들면, 워드 라인 구동기(32A)는 '0000'B의 어드레스가 SRAM에 의해 수신되고 클럭이 활성인 경우 워드 라인(31A)을 상승시킨다(16워드 SRAM의 4비트 어드레스 특성). 워드 라인(31A)이 상승하는 경우, NFET(N3 및 N4)가 도전된다. 비트 라인(32XT)가 "1"이고 32XC가 "0"인 예를 계속하면, N3은 PFET(P1) 및 NFET(N1)의 공통 드레인 노드를 상승시키고, N4는 PFET(P2)와 NFET(N2)의 공통 드레인 노드를 풀 다운하여, "1"을 메모리 셀(2XA)에 기입한다. "1"이 메모리 셀(2XA)에 남겨져 있는 한, PFET(P1)은 NBTI에 의한 VT 시프트를 행하는 전압 바이어스 조건에 있게 된다. P2는 게이트가 하이 전압, 소스가 하이 전압, 드레인이 로우 전압에 있어, NBTI에 의한 VT 시프트를 행하는 바이어스 조건에 있지 않다. 이 예에서 설명한 전압 조건에서, 메모리 셀(2XA)의 PFET(P2)와 비트 라인 구동기(20X)의 PFET(PC)는 임의의 NBTI에 의한 VT 시프트로부터 복구하려는 경향이 있으며, 비트 라인 구동기(20x)의 PFET(PT)와 메모리 셀(2XA)의 PFET(P1)은 NBTI에 의한 VT 시프트를 행하는(야기하는) 전압 바이어스에 있다. 컴퓨터 프로세서와 같은 전자 시스템에서, 많은 메모리 셀은 어떤 때는 "1" 데이터로 어떤 때는 "0" 데이터로 빈번하게 기입되기 때문에, 50%의 듀티 사이클에 매우 근접하며, NBTI에 의한 VT 시프트는 통상 이러한 메모리 셀에 허용가능하다. 그러나, 다른 메모리 셀은, 시스템의 재시작이 발생한 경우에도, 운영 체계 코드 등의 거의 전적으로 정적인, 변경이 있더라도 거의 변경되지 않는, 데이터에 기입된다. 이러한 메모리 셀(및 관련 비트 라인 구동기와 워드 라인 구동기의 PFET)에서의 PFET은 NBTI에 의한 VT 시프트에 의해 상당히 열화된 성능을 갖게 된다. 통상, 메모리 어레이는 테스트되거나 및/또는 상승 전압 및/또는 상승 온도 에서 "과도"하게 된다. 상승 전압과 상승 온도는 모두 NBTI에 의한 VT 시프트를 가속화한다. ABIST(어레이 자체 테스트) 패턴은 이러한 테스트 및 "과도" 절차 동안 적용된다. 제공된 패턴은 메모리 에러에 내의 결함을 발견하려는 것이지만, 거의 50%의 듀티 팩터의 어느 것에서도 스토리지 요소의 메모리 어레이 실시예에서 임의의 비트 라인, 워드 라인, 메모리 셀에 적용됨을 보장하지는 않는다. 제어기(16; 도 3에서 미도시)는 후술하는 바와 같이 위상 모드의 값을 주기적으로 변경하여, 통상 정적 데이터를 갖거나 50% 듀티 팩터에서 상당히 변한 ABIST 발생 데이터를 가질 수 있는 메모리 어레이 내의 모든 PFET에 대하여 듀티 팩터를 거의 50%에 가깝게 한다.

도 3은 비트 라인 구동기(20X)를 상세하게 나타내고, 비트 라인 구동기(20Y 및 20Z)는 유사한 구성이다. 도 3은 메모리 셀(20XA)를 상세하게 나타내고, 메모리 셀(2YA 및 2ZA)은 메모리 셀(20XA)의 구성과 유사한 메모리 셀이며 동일 워드(즉, 워드 라인(31A)에 의해 인에이블되는 워드 A)에서 다른 스토리지 데이터를 저장한다. 메모리 셀(2XN, 2YN, 및 2ZN)은 유사한 메모리 셀이므로, 워드 N에서 스토리지 데이터를 저장하고, 워드 라인(31N)에 결합된다. 센스 증폭기(21X, 21Y, 및 21Z)는 스토리지 요소(2)의 판독 동안 각각 비트라인(32XT, 32XC), (32YT, 32YC), 및 (32ZT, 32ZC)를 감지한다. 센스 증폭기(21X, 21Y, 및 21Z)는 신호(8XT, 8XC), (8YT, 8YC), 및 (8ZT, 8ZC) 상보 신호 쌍을 출력한다.

출력 위상 선택(3)은 (8XT, 8XC), (8YT, 8YC), 및 (8ZT, 8ZC)의 논리값의 트루 또는 반전을 나타내는 11X, 11Y, 11Z로서 나타낸 신호(11)의 개별 인스턴스를 구동하며, 여기서, 상술한 위상 모드에 의해 제어되는 트루 또는 반전 위상 선택은 도 1의 출력 위상 선택(3)에 관한 것이다.

도 4는 제어기(16)를 보다 상세히 나타낸다. 제어기(16)는 위상 모드 값이 변경될 시점을 식별하는 위상 모드 스위치 트리거(17)를 포함한다(또는 이에 결합한다). 일 실시예에서, 위상 모드는 전자 시스템이 재시작할 때마다 변경한다. 운영 체계(14)는 제어기(16)와 통신하여 위상 모드 스위치 트리거(17)에 재시작을 통지한다. 위상 모드 스위치 트리거(17)는 제1 값에서 제2 값으로, 예를 들어 논리 "1"에서 논리 "0"으로 위상 모드를 변경하여 응답한다. 전자 시스템의 재시작은 균일 간격에서 항상 발생하는 것은 아니며, 본 발명의 실시예는 소정 기간이 경과하지 않은 경우 재시작이 발생하더라도 위상 모드의 변경을 금지한다. 종종, 전자 시스템은 재시작되어 여러 일, 여러 주, 또는 심지어 몇 달동안 동작할 수 있지만, 후속 재시작 시에 전자 시스템은 또다른 재시작이 실행될 때까지 단지 몇 분만 동작할 수도 있다. 일 실시예에서, 위상 모드 스위치 트리거(17)는 비휘발성 스토리지(15)에 결합된다. 다양한 실시예에서, 비휘발성 스토리지(15)는 자기 디스크, 플래시 메모리, 기입가능 광 디스크, 또는 강유전성 메모리이다. 임의 형태의 비휘발성 스토리지가 가능하다. 일 실시예에서, 재시작 시에, 제어기(16)는 (운영 체계 또는 다른 적절한 시간 소스에 의해 제공되는)재시작 시점, 그리고 선택적으로, 위상 모드의 현재 값을 기입한다. 재시작의 시점을 기입하는 제어기는 단지 일 실시예이며, 다른 실시예에서, 전자 시스템의 다른 부분이 재시작 시점, 선택적으로는, 위상 모드의 현재값을 기입할 수 있다. 후속 재시작 시에, 위상 모드 스 위치 트리거(17)는 비휘발성 스토리지(15)를 판독하고, 이전 재시작 시점과 현재 시점을 비교하며, 경과 시간이 소정 시간 간격보다 적으면, 위상 모드 스위치 트리거(17)는 위상 모드를 변경하지 않는다. 경과 시간이 소정 시간 간격보다 크면, 위상 모드 스위치 트리거(17)는 위상 모드를 변경한다. 예를 들면, 소정 시간 간격이 1달이라 가정하자. 전자 시스템이 한 달 동안 다섯 번 재시작하면, 위상 모드는 다섯 번의 재시작 중 어느 것에도 변경되지 않는다. 그러나, 소정 시간 간격이 경과한 한 달 후에 발생한 첫 재시작에는 변경될 수 있다. 소정 시간은 온도, 재시작 간의 시간, NBTI에 의한 VT 시프트가 주어진 기술에서 얼마나 빨리 축적되는 지 등의 예측된 시스템 사용 특성을 고려하여 결정된다. NBTI에 의한 VT 시프트가 보다 빨리 축적되는 조건 또는 기술 프로세스 하에서 소정 시간 간격에 보다 작은 값이 사용된다.

몇몇 전자 시스템은 연장된 기간 동안, 거의 수년 동안, 거의 재시작되지 않고 계속 동작한다. 도 4에 나타낸 실시예에서, 제어기(16)는 타이머(13)를 포함한다(또는 이에 결합된다). 위상 모드 스위치 트리거(17)는 타이머(13)에 결합되어 소정 타이머 간격에서 위상 모드를 변경한다. 몇몇 스토리지 요소(2)는 위상 모드의 제2 값으로 오류 판독될 수 있는 위상 모드의 제1 값으로 이전에 기입된 스토리지 요소 데이터를 포함할 수 있게 때문에, 제어기(16)는 재시작 이외의 시점에서 위상 모드를 변경하는 경우 특별 동작을 취해야 한다. (스토리지 요소(2)뿐만 아니라 입력 위상 선택(1)과 출력 위상 선택(3)의 여러 실시예는 이미 설명하였다). 이러한 특별 동작 요건에 대응하기 위해서, 위상 스위치 로직(18)은 위상 모드를 변경하기 전에 관련 출력 위상 선택(3) 블록으로부터의 신호(11)를 사용하여 모든 이러한 스토리지 요소 데이터를 판독하고, 위상 모드를 변경하기 전에 스토리지 요소(2)의 관련 입력 위상 선택(1)에 입력 데이터 신호(4)의 반대 위상의 데이터를 재기입한다. 많은 실시예에서, 스토리지 요소(2)에 반대 위상의 데이터를 재기입하는 처리는 "모든 것을 한 번에" 행해질 수는 없다. 예를 들면, 스토리지 요소(2)가 SRAM 또는 DRAM인 경우, 제어기(16)는 각 워드를 순차 판독하고 각 워드를 SRAM 또는 DRAM에 다시 기재하여야 한다. 본 발명은 스토리지 요소 데이터의 위상을 변경하는 이러한 시간 다중화를 고찰한다. 다른 실시예(미도시)에서, 스토리지 요소(2)는 반전(또는 토글) 입력의 제어하에서, 그 자신의 데이터를 반전할 수 있다. 이러한 실시예에서, 제어기(18)는 입력(11)과 출력(4)을 요구하지 않고, 사용 전에 이들 스토리지 데이터를 반전시켜야 하는 모드 스토리지 요소(2)에 반전 신호를 단지 전송한다. 스토리지 요소 데이터에 의존하는 다른 로직에 의한 사용은 스토리지 요소 데이터를 반전하는 처리 동안 억제되어야 한다. 스토리지 요소로부터의 데이터 사용 억제는 공지되어 있으며, 예를 들면, DRAM 리프레시 동작 동안 통상 실시된다. 보다 짧은 소정 시간 간격은 듀티 팩터를 50%에 보다 근접하도록 보장한다. 예를 들면, 초단기간의 소정 시간 간격은 듀티 팩터를 50%에 매우 근접하게 하지만, 전자 시스템을 빈번하게 인터럽트하여 스토리지 요소(2)에서의 스토리지 요소 데이터가 반전되게 하며, 이 기간 동안, 스토리지 요소 데이터를 요구하는 로직은 반전이 발생할 것을 대기한다. 이는 매우 짧은 데이터 보유를 갖는 DRAM과 흡사할 수 있으며, 따라서, 매우 빈번한 리프레시를 요구하여 그 동안 로직은 각 리프레시의 완성을 대기하여야 한다. 소정 기간 간격의 고려 사항은 해당 기술에서 NBTI에 의한 VT 시프트가 발생하는 속도, 전자 시스템이 동작하는 온도, 전자 시스템이 동작하는 전압 및 NBTI에 의한 VT 시프트의 허용가능한 양을 포함한다.

도 3에서 도시한 바와 같이 스토리지 요소(2)가 메모리 어레이인 실시예에서, ABIST 패턴은 도 5에 도시한 바와 같이 적용된다. 제어기(16)는 ABIST 제어기인 제어기(16)의 일 실시예이다. 입력 데이터 신호(4)는 제어기(16)로부터의 데이터를 입력 위상 선택(1)에 결합한다. 입력 위상 선택(1)은 위상 모드에 의해 제어되어 데이터 신호(4)의 각 입력 데이터 신호의 트루 또는 반전 위상을 선택한다. 스토리지 요소(2)는 도 3에 도시한 바와 같이 스토리지 요소(2) 등의 메모리 어레이이다. 출력(8 및 9)은, 신호(도 3 참조; 8XT, 8YT, 및 8ZT)와 상보 신호(8XC, 8YC, 및 8ZC)와 같이, 스토리지 요소(2)에서 구동된 전진 및 상보 신호들이다. 출력 위상 선택(3)은 신호(11)의 출력에 대하여 출력(8 및 9)의 위상을 선택한다. 신호(11)는 제어기(16)에 결합된다(그리고 미도시한 다른 로직에 결합될 수 있다). 또한, 제어기(16)는 어드레스 패턴과 클럭을 스토리지 요소(2)에 제공한다. 제어기 내의 위상 모드 스위치 트리거(17)는 위상 모드를 주기적으로 변경하여 스토리지 요소(2)의 각 메모리 셀에 저장된 데이터의 개선된 듀티 팩터를 보장한다. 일 실시예에서, 위상 모드 스위치 트리거(17)는 스토리지 요소(2) 내의 결함을 검출하기 위해 설계된 제어기(16)가 일련의 ABIST 패턴(즉, 데이터 및 어드레스 패턴)을 개시하는 경우 위상 모드를 변경한다. ABIST 패턴들이 두번 적용되면, 위상 모드는 ABIST 패턴의 첫번째 적용 동안 제1 값을 가질 수 있으며, ABIST 패턴의 두번째 적용 동안 제2 값을 가질 수 있어, 50% 듀티 팩터를 보장한다. ABIST 패턴들이 3번 적용되면, 위상 모드는 ABIST 패턴의 첫번째 및 세번째 적용 동안 제1 값을 가지고, ABIST 패턴의 두번째 적용 동안 제2 값을 가질 수 있어, 66.7%의 듀티 팩터(위상 모드의 제1 값이 활성)를 보장한다. 제2 실시예에서, 위상 모드 스위치 트리거(17)는 제어기가 스토리지 요소(2)를 검출하기 위해 설계된 일련의 패턴을 종료하는 경우 위상 모드를 변경한다. 제3 실시예에서, 위상 모드는 스토리지 요소(2) 내의 결함을 검출하기 위해 설계된 패턴들의 소정 횟수의 적용의 개시(또는 종료)에서 변경된다. ABIST 패턴이 적용되는 횟수에 따라, 다양한 듀티 팩터가 가능하다. 예를 들면, 위상 모드가 ABIST 패턴들의 매 4번째 적용의 개시에서 변경되지만 ABIST 패턴은 단지 5번 인가되는 경우, 위상 모드는 ABIST 패턴의 처음 4번의 적용 동안에는 제1 값을 가지고 ABIST 패턴의 5번째 적용에는 제2 값을 가지기 때문에, 80% 듀티 팩터(제1 위상 모드값이 활성인 경우)를 보장한다. 본 발명은 ABIST 패턴의 수회 적용과 위상 모드의 변경 전에 ABIST 패턴들의 적용 횟수의 선택을 가정하여 임의의 듀티 백터를 고찰한다. 또다른 실시예에서, 위상 모드는 타이머(17)에 의해 나타낸 바와 같이 소정 기간이 경과하면 스토리지 요소(2) 내의 결함을 검출하기 위해 설계된 패턴들의 한 번 이상의 적용의 개시(또는 종료)에서 변경된다.

도 6a는 도 3에 도시한 SRAM 스토리지 요소(2)를 포함하지만 이에 국한되지 않은 스토리지 요소의 메모리 어레이 실시예서 NBTI에 의한 VT 시프트를 저감하는 워드 라인 구동기(32)의 실시예를 나타낸다. 도 6b는 도 6a의 노드에서의 파형을 나타낸다. 메모리 어레이 스토리지 요소의 워드 라인은 메모리 어레이 스토리지 요소의 구성에 많은 변경 없이 위상 반전되지 않을 수 있다. 도 3의 예시적인 메모리 어레이 스토리지 요소에서, 워드 라인(31A 내지 31N)은 그 워드 라인에 대응하는 어드레스가 스토리지 요소에 입력되는 경우 그리고 클럭이 활성인 경우에 상승한다. 워드 라인 구동기(32A 내지 32N)에서의 PFET은 어드레스된 워드 라인을 상승시켜 한다. PFET은 워드 라인이 하인 경우 NBTI에 의한 VT 시프트를 겪을 수 있다. ABIST뿐만 아니라 메모리 어레이 요소의 정상 동작 동안, 일부 워드 라인은 다른 워드 라인보다 훨씬 하이 상태일 수 있다. 도 6a의 워드 라인 구동기(32)는 어드레스(미도시)와 클럭(미도시)를 수신하여 워드 라인(31)이 하이로 될 필요가 있는 경우 신호(40)를 하강시키는 디코드(44)를 갖는다. 반전 지연(42) 및 OR(43)로 이루어진 펄스 생성기 회로는 신호(41)에 결합된 펄스를 PFET(PL)의 게이트에 제공한다. 펄스 생성기의 다른 실시예가 또한 가능함이 이해될 것이다. PL은 요청된 시간 내에 워드 라인(31)을 하이 레벨로 구동할 수 있다. 신호(430)가 하강할 때 신호(41)에 생성된 펄스는 PL이 워드 라인(31)을 요구 전압으로 충전하도록 보장하기에 충분한다. 반전 지연(42)에 의해 제공된 지연 후에, OR(43)은 신호(41)를 상승시켜, 펄스를 종료하고 PL를 오프시키며, PL이 NBTI에 의한 VT 시프트 스트레스 조건에 있는 시간을 종료한다. 신호(40)가 저전압에 있는 경우, 소형 PFET(PS)가 도전한다. PS는 워드 라인(31)으로부터 누설 전류를 공급하기에 충분할 만큼만 클 필요가 있다. NFET(NL)은 신호(40)가 하이인 경우 도전하여, 워드 라인(31)을 저전압으로 방전한다.

도 6b는 워드 라인 구동기(32)의 동작을 나타낸다. V40은 신호(40)에서의 전압 파형이고, V45는 신호(45, 반전 지연(42)의 출력)에서의 전압 파형이며, V41은 신호(41)에서 전압 파형이고, V31은 워드 라인(31)에서의 전압 파형이다. V40은 TA 시점에서 하강하여, OR(43)가 신호(41)를 로우로 되게 하고 PL을 온시키도록 응답하게 하여 워드 라인(31; V31)을 하이가 되게 한다. 반전 지연(42)의 지연인 T 후에, V45는 TB에서 상승하고(출력에서 쐐기로 나타낸 바와 같이 반전 지연(42)은 반전 블록), OR(43)은 신호(41)를 상승시키고 PL을 오프하여 응답한다. PS는 신호(40)가 하강하는 시간에서 신호(40)가 상승하는 시간까지 도전한다. TC 시점에서, 신호(40)는 상승하여 PS를 오프시키고 NL을 온시켜, 워드 라인(31)을 로우로 되게 한다. PS의 NBTI에 의한 VT 시프트는 중요하지 않으며, PS는 워드 라인(31)을 하이로 구동하는 역할을 주요하게 하지 않기 때문에, PS의 VT 시프트는 스토리지 요소(2)의 메모리 어레이 또는 메모리 어레이 스로지 요소의 다른 실시의 성능 또는 신뢰성을 반드시 열화시키지는 않는다. PL은 워드 라인(31)이 하이일 때마다 상대적으로 짧은 기간 동안 NBTI에 의한 VT 시프트를 강조하는 전압 바이어스 조건에만 있다.

도 6c는 저감된 NBTI에 의한 VT 시프트를 갖는 워드 라인 구동기(32)의 제2 실시예를 나타낸다. 워드 라인 구동기(32)는 워드 라인(31)이 어드레스되고(어드레스 라인은 미도시) 클럭(미도시)이 활성인 경우 신호(40L)를 로우로 구동하는 디코드(44)를 포함한다. 신호(40L)는 OR(48 및 49)의 제1 입력에 결합된다. OR(48)의 제2 입력은 위상 모드에 결합된다. 인버터(47)에 의해 생성된 위상 모드의 반 전된 복사본은 OR(49)의 제2 입력에 신호(46)에 의해 결합된다. OR(48)는 신호(50)를 로우로 구동하여, 위상 모드가 "0"이고 40L이 로우(즉, "0")인 경우 PFET(PL2)를 온시킨다. PL2는 온되어 도전한 경우 워드 라인(31)을 구동한다. 위상 모드의 반전된 복사본인, 신호(48)는 위상 모드가 "0"인 경우 OR(49)이 신호(51)를 하이로 구동하게 하여, PL을 NBIT에 의한 VT 시프트 전압 스트레스 조건에서 벗어나게 된다. 그러나, 위상 모드가 "1"인 경우, 상술한 것과 유사한 방식으로, 신호(40L)가 로우인 경우 PL1은 워드 라인(31)을 하이로 구동한다. 위상 모드가 "1"인 경우, PL2는 NBTI에 의한 VT 시프트 전압 스트레스 조건에서 벗어나게 된다. 위상 모드가 단일 신호로서 도시되지만, 다른 실시예(미도시)에서는, 위상 모드가 하나 이상의 신호를 포함하며, 도 6c에서 PL1과 PL2로서 도시한 바와 같이 둘 이상의 PFET 장치 중에서 NBTI에 의한 VT 시프트 스트레스 조건을 확산시키는데 통상의 불리언 로직이 사용된다. 예를 들면, 두개의 위상 모드 신호가 사용되면, 4개의 PFET 장치 중 하나가 워드 라인(31)을 하이로 구동하도록 선택될 수 있다.

SRAM 및 DRAM 등의 메모리 어레이인 스토리지 요소(2)는 판독 또는 기입 동작이 수행되는 경우, 즉, 스토리지 요소가 스토리지 요소 선택 신호에 의해 선택되는 경우 모든 비트 라인(예를 들어, 32XT, 32XC)를 하이가 되도록 종종 설계된다. 비트 라인의 두 위상을 모두 하이로 구동하는데 추가 풀업 FET(PFET)이 사용된다.

도 6d는 대형 PFET 장치(P5 및 P6)에서 NBTI에 의한 VT 시프트를 저감하는 복원 펑션(70)을 갖는 비트 라인 구동기(20X)의 일 실시예를 나타낸다. P5 및 P6은 선택(55)이 비활성이게 된 경우(즉, "로우" 전압이 되는 경우) 트루 위상 및 상 보 위상 비트 라인(즉, 32XT 및 32XC)을 모두 하이(즉, 통상 Vdd로 불리는 전압 공급으로)로 신속하게 충전한다. 펄스 생성기(57)는, 도 6a에서 반전 지연(42)과 OR(43)를 포함하는 펄스 생성기(또는 다른 펄스 생성기)와 유사하게, 선택(55)이 비활성이 될 때 소정 펄스폭의 네거티브 펄스를 생성한다. 소정 펄스폭은 P5와 P6이 비트 라인(32XT와 32XC)를 각각 하이로 구동할 수 있기에 충분하도록 설계된다. 선택(55)이 통상 오래 기간 동안 "로우"이더라도, P5 및 P6은 서택(55)이 비활성일 때마다 단기간(즉, 펄스 생성기(57)의 펄스폭) 동안 NBTI에 의한 VT 시프트 전압 스트레스에 있을 뿐이다. 선택이 비활성인 경우 비트 라인(32XT 및 32XC)을 "하이"로 유지하기 위해서, 선택(55)이 비활성일 때마다 소형 PFET(P3 및 P4)이 도전한다. P3와 P4는 비트라인(32XT 및 32XC)로부터 각각 임의의 누설 전류를 공급하기에 충분히 커야할 필요가 있을 분이다. P3 및 P4는 비트 라인(32XT 및 32XC)에 크게 기여하지 않기 때문에, P3 및 P4에서의 NBTI에 의한 VT 시프트는 관심사항이 아니다.

도 6e는 복원(70)의 상이한 실시예를 갖는 비트 라인 구동기(20X)의 일 실시예를 나타낸다. 도 6e에서의 복원(70)은 위상 모드를 수신한다. 위상 모드가 "1"의 값을 갖는 경우, 인버터(58)는 "0"으로 OR(73)의 제1 입력을 구동한 후 (OR(73)의 제2 입력에 결합된)선택(55)을 신호(62)의 대형 PFET(PY 및 PZ)에 전달한다. PY 및 PZ는 요청된 시간 내에 비트 라인(32XT 및 32XC)를 하이로 구동하기에 충분히 크다. 그러나, PY 및 PZ는 선택이 비활성이고 위상 모드가 "1"인 경우 NBTI에 의한 VT 시프트 전압 스트레스 조건에 있다. 이 시간 동안, PW 및 PX는 각각 그 게이트 전압이 "하이"이기 때문에, NBTI에 의한 VT 시프트 전압 스트레스에 있지 않다. 상술한 바와 같이, 위상 모드는 소정 경우의 발생시에 위상 모드 스위치 트리거(17)에 의해 변경된다. 위상 모드가 변경된 경우(예를 들어, 이 단락의 예에서 "1"에서 "0"으로), 대형 PFET인 PW와 PX는 비트 라인(32XT 및 32XC)를 하이로 구동하고 선택(55)이 비활성이면 이들을 하이에 유지한다. PW와 PX가 활성인 동안, 이들은 NBTI에 의한 VT 시프트 전압 스트레스에 있지만, PY 및 PZ는 이러한 스트레스에 있지 않다. 다시 말하면, PW 및 PY는 요청 복원 시간 내에 각각이 비트 라인(32XT)을 충전할 수 있는 복수의 제1 FET을 형성한다. 위상 모드는 선택(55)이 바활성이 될 때 PW 또는 PY가 온될 수 있는지를 제어한다. 유사하게, PX 및 PZ는 요청 복원 시간 내에 각각이 비트 라인(32XC)을 충전할 수 있는 복수의 제2 FET을 형성한다. 위상 모드는 선택(55)이 비활성이 될 때 PX 또는 PZ는 온될 수 있는지를 제어한다. 이러한 실시예는 두개의 PFET 그룹(즉, 제1 그룹에 있는 PY 및 PZ, 그리고 제2 그룹에 있는 PW 및 PX) 사이에 나눠진 NBTI에 의한 VT 시프트 전압 스트레스 시간을 나타낸다. 위상 모드가 단일 신호 이상인 본 발명의 실시예에서, 둘 이상이 그룹이 고찰된다.

SRAM 및 DRAM 등의 메모리 어레이인 많은 스토리지 요소(2)는 또한 스토리지 요소가 선택되지 않은 경우 FET을 통해 트루 및 상보 비트 라인을 함께 접속하는 등화 펑션을 또한 갖는다. 등화 펑션은 비트 라인이 모두 거의 동일한 전압에 있도록 하는 역할을 한다. 등화기 펑션의 제2 목적은 비활성으로의 선택 이전에 판독 또는 기입동안 구동된 비트 라인을 충전하는 병렬 도전 경로를 제공하는 것이 다.

도 6f는 도 6d에 도시된 복원 펑션(70)의 동일 실시예와 복원 펑션(70)에 효율적으로 사용하기 적합한 등화 펑션(71)의 실시예를 갖는 비트 라인 구동기(20X)의 일 실시예를 나타낸다. 신호(56)는, 상술한 바와 같이, 선택(55)이 비활성이 되는 경우 펄스 생성기(57)에 의해 소정 펄스폭 동안 로우에 구동된다. 신호(56)가 로우인 경우, 대형 등화 PFET(P8)은 도전하여, 비트 라인(32XT)과 비트 라인(32XC) 간의 낮은 임피던스 경로를 형성한다. 비트 라인(32XT)이 기입(또는 판독)의 결과로서 "0"이었다고 가정하자. 32XT는 P8이 도전하는 동안(즉, 신호(56)가 "0"인 경우) P8과 P6의 직렬 조합과 병렬인 P5에 의해 충전된다. 소형 등화 PFET(P7)는 비트 라인(32XT와 32XC) 간의 보다 높은 임피던스 경로를 제공하며, 선택(55)이 "0"인 동안 보다 높은 임피던스 경로를 유지한다. P7는 P3, P4, P5 및 P6의 소스에 결합된 Vdd 공급 전압이 각 소스 상에 거의 동일한 전압에서 유지될 수 있는 스토리지 요소에서 선택적이다(즉, 전력 공급 전압 분산 강하는 중요하지 않다).

도 6g는 상술한 바와 같이 그리고 도 6e에 도시한 바와 같이 복원 펑션(70)의 일 실시예뿐만 아니라 복원 펑션(70)의 도시한 실시예에서 효율적인 사용에 적합한 등화 펑션(71)의 실시예를 갖는 비트 라인 구동기(20X)를 나타낸다. P9는 선택(55)이 "0"으로 떨어질 때 PY(P9 내지 PZ에 걸친 일련의 충전 경로)가 비트 라인(32XT)을 충전하는 것을 지원하는데 적합한 제1 등화 PFET이다. P9, PY 및 PZ는 위상 모드가 "1"의 값을 갖고 선택(55)이 "0"인 경우 모두 도전한다. 비트 라인 (32XT)가 비활성으로 선택 전에 "0"이었으면, 비트 라인(32XT)은 P9과 PZ의 직렬 조합에 병렬로 연결된 PY에 의해 충전된다. P9는 위상 모드가 "1"이고 선택(55)가 "0"일 때마다 NBTI에 의한 VT 스트레스 전압 조건에 있을 수 있지만, 제2 등화 PFET(PA)와 PFET(PW와 PX에 유사하게)는 게이트가 "1"이 되므로 스트레스되지 않는다. 위상 모드가 "0"인 경우, PA는 비트 라인들(32XT 및 32XC) 간의 낮은 임피던스 접속을 형성하고, P9가 PY 및 PZ와 함께 동작하는 것과 유사한 방식으로 PW 및 PX와 함께 동작한다. 도 6e에 대한 설명과 같이, 위상 모드가 다수의 비트를 갖는 경우, NBTI에 의한 VT 시프트 스트레스 전압은 둘 이상의 등화 PFET(P9 및 PA)에 의해 공유될 수 있다.

도 7은 본 발명의 방법 실시예를 나타낸다. 단계(102)에서, 위상 모드 값이 선택된다. 위상 모드에 대한 초기값은 랜덤하게 선택되거나 또는 전자 시스템에서 설계될 수 있다. 단계(104)에서, 위상 모드값은 반도체 칩 상의 로직의 하나 이상의 입력 위상 선택 블록뿐만 아니라 반도체 칩 상의 로직의 하나 이상의 출력 위상 선택 블록에 적용된다. 위상 모드의 값은 "트루" 또는 "상보" 데이터가 반도체 칩 상의 하나 이상의 관련 스토리지 요소에 저장되는지를 판정한다. 단계(106)에서, 전자 시스템은 데이터가 반도체 칩 상의 하나 이상의 스토리지 요소에 기입되고 이로부터 판독되어 동작한다. 그러나, 위상 모드 스위치 트리거는 재시작 등과 같은 이벤트를 대기하여, 이전 재시작 이래 소정 기간 후에 재시작하며, 소정 기간 경과 후에, 패턴 ABIST 세트를 개시 또는 완료하고, 패턴 ABIST 세트의 소정 개수의 애플리케이션을 개시 또는 완료하고, 패턴 ABIST 세트의 하나 이상의 애플리케이션을 개시 또는 완료하여 소정 기간이 경과한다. 위상 모드 스위치 트리거는 이러한 이벤트 중 하나 이상의 검출할 때 활성화하여 블록(107)에 컨트롤을 전달한다. 스토리지 요소 데이터의 현재 위상이 전자 시스템 내의 로직에 의해 요청되면, 컨트롤은 블록(108)에 전달되고, 그렇지 않은 경우, 컨트롤은 블록(107)에서 블록(110)으로 전달된다. 블록(108)은 전자 시스템에서 요구되며, 여기서, 위상 모드 스위치 트리거는 하나 이상의 스토리지 요소가 전자 시스템 상의 로직에 의해 요구되는 스토리지 데이터를 포함하는 경우 활성화된다. 그러한 경우, 블록(108)은 입력 위상 선택과 출력 위상 선택을 갖는 모든 스토리지 요소에서 위상을 변화시킨다. 상술한 바와 같이, 모든 스토리지 요소 데이터가 동시에 위상 변화할 필요는 없다. 특히, SRAM 또는 DRAM 등의 몇몇 스토리지 요소는 다수의 사이클에 걸쳐 시간 다중화된 방식으로 각 비트(또는 비트 그룹)의 위상을 변경한다. 위상 모드 스위치 트리거나 단지 재시작 시에만 트리거하면, 하나 이상의 스토리지 요소 내의 스토리지 데이터가 재시작 후에 재기입될 수 있기 때문에 블록(107 및 108)이 필요하지 않다. 블록(110)에서, 위상 모드값이 변경되고, 컨트롤은 단계(104)에 전달되어, 새로운 위상 모드값이 모든 입력 위상 선택과 모든 출력 위상 선택에 적용된다. 도 6c에 도시되어 상술한 바와 같은 본 발명의 몇몇 실시예에서, 위상 모드는 워드 라인 구동기에서 NBTI에 의한 VT 시프트를 저감하기 위해 스토리지 요소에서 사용된다.

전자 시스템이 제1 값을 갖는 위상 모드에서 동작하는 시간은, 위상 모드에 의해 제어되는 스토리지 요소가 제1 위상(예를 들어, "트루" 데이터)으로 데이터를 저장하는, 전자 시스템이 제1 상태에 있는 시간이다. 전자 시스템이 제2 값을 갖는 위상 모드에서 동작하는 시간은, 위상 모드에 의해 제어되는 스토리지 요소가 제2 위상(예를 들어, "상보" 데이터)으로 데이터를 저장하는, 전사 시스템이 제2 상태에 있는 시간이다. 이 방법은, NBTI에 의한 VT 시프트가 상당한 동안, 전자 시스템의 전체 동작 시간 중 적어도 제1 부분이 제1 상태에 있어, 전자 시스템이 제1 상태에 있게 되는 제1 총 시간을 누적시키도록 하고, 전자 시스템의 전체 동작 시간 중 적어도 제2 부분이 제2 상태에 있어, 전자 시스템이 제2 상태에 있는 제2 총 시간을 누적시키게 한다. 본 발명의 일 실시예에서, 상술한 방법은 제1 총 시간이 제2 총 시간과 유사하게 한다. 예를 들면, 제어기가 ABIST 제어기이고 위상 모드 스위치 트리거를 활성화하는 트리거나 ABIST 패턴 세트의 개시에 있는 경우, ABIST 패턴 세트가 짝수 번 실행되면, 제1 총 시간은 거의 제2 총 시간과 동일할 수 있다(ABIST 패턴 세트가 동일 속도에서 반복되고 "대기 시간"이 발생하지 않는다고 가정). ABIST 패턴 세트가 홀수 번, 예를 들어, 51번 실행되면, 전자 시스템은 ABIST 패턴 세트의 26 실행동안 제1 상태에 있고, ABIST 패턴 세트의 25 실행 동안 제2 상태에 있을 수 있어, 제1 총 시간과 제2 총 시간이 단지 약간 상이하게 된다. 위상 모드 스위치 트리거를 활성화시키는 이벤트가 위상 모드 스위치 트리거는 한 달에 한 번 활성화시키는 타이머인 경우, 제1 총 시간과 제2 총 시간은 결코 한 달 이상의 차이가 나지 않을 수 있다. 제1 총 시간이 제2 총 시간의 2배 또는 심지어 4배인 경우에도, NBTI에 의한 VT 시프트의 상당한 개선이 전체 시간이 단일 상태에 있는 경우(즉, 스토리지 요소가 스토리지 요소 데이터의 동일 위상을 항상 저장하는 경우)에 비해 달성된다. 본 발명은 상술한 방법을 통해 달성된 듀티 팩터에서 임의의 개선을 고찰한다.

본 발명의 실시예에 대하여 설명하였지만, 본 발명의 다른 실시예와 추가 실시예가 그 범위를 벗어나지 않으면서 고찰될 수 있으며, 이 범위는 후술하는 청구항에 의해서 결정된다.

상술한 본 발명에 따르면, 특히 현재 기술에서 PFET 내의 NBTI에 의한 VT 시프트를 이들 FET에서 듀티 사이클을 거의 50%가 되도록 하여 저감할 수 있다.

Claims (42)

1. 전자 시스템에서 사용되는 전계 효과 트랜지스터(FET) 내의 바이어스 온도 불안정성(BTI)에 의한 임계 전압(VT) 시프트를 저감하는 방법에 있어서,

   위상 모드를 제1 값으로 설정하는 단계;

   상기 위상 모드의 제1 값을 사용하여 스토리지 요소에의 저장을 위해 입력 데이터 신호의 제1 위상을 선택하는 단계;

   상기 위상 모드의 제1 값을 사용하여 출력 데이터로서 스토리지 요소 데이터의 제1 위상을 선택하는 단계;

   위상 모드 스위치 트리거를 활성화시키는 단계;

   상기 위상 모드 스위치 트리거 활성화에 응답하여, 상기 위상 모드를 제2 값으로 변경하는 단계;

   상기 위상 모드의 제2 값을 사용하여 스토리지 요소에의 저장을 위해 상기 입력 데이터 신호의 제2 위상을 선택하는 단계; 및

   상기 위상 모드의 제2 값을 사용하여 출력 데이터로서 스토리지 요소 데이터의 제2 위상을 선택하는 단계를 포함하는 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
2. 제1항에 있어서,

   상기 위상 모드 스위치 트리거의 활성화 단계는 상기 전자 시스템의 재시작 이 발생하는 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
3. 제2항에 있어서,

   상기 위상 모드 스위치 트리거의 활성화 단계 후에,

   비휘발성 스토리지에서 이전 위상 모드 값을 판독하는 단계;

   상기 위상 모드값을 상기 이전 위상 모드값과 상이하게 설정하는 단계; 및

   상기 비휘발성 스토리지 내의 상기 이전 위상 모드값을 이전 단계에서 설정된 상기 위상 모드에 갱신하는 단계를 더 포함하는 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
4. 제3항에 있어서,

   상기 위상 모드 스위치 트리거의 활성화 단계는,

   비휘발성 스토리지에서 이전 재시작 시점을 판독하는 단계;

   상기 이전 재시작 시점과 현재 시점 간의 경과 시간을 결정하는 단계;

   상기 경과 시간이 소정 기간보다 큰 경우,

   상기 위상 모드 스위치 트리거를 활성화시키는 단계; 및

   상기 비휘발성 스토리지에 상기 이전 재시작 시점을 상기 현재 시점으로 갱신하는 단계를 수행하는 단계;

   상기 경과 시간이 소정 기간보다 적은 경우, 상기 위상 모드 스위치 트리거의 활성화를 억제하는 단계를 수행하는 단계를 더 포함하는 것인 바이어스 온도 불 안정성에 의한 임계 전압 시프트 저감 방법.
5. 제1항에 있어서,

   상기 위상 모드 스위치 트리거의 활성화 단계는 패턴의 어레이 자체 테스트(array built in self test; ABIST) 세트가 개시할 때 발생하는 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
6. 제1항에 있어서,

   상기 위상 모드 스위치 트리거의 활성화 단계는 ABIST 패턴의 하나 이상의 세트의 적용 완료시에 발생하는 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
7. 제1항에 있어서,

   상기 위상 모드 스위치 트리거의 활성화 단계는 패턴의 어레이 자체 테스트(ABIST) 세트가 개시하여 ABIST 패턴의 이전 세트 이후 소정 기간이 경과한 후에 발생하는 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
8. 제1항에 있어서,

   상기 위상 모드 스위치 트리거의 활성화 단계는 ABIST 패턴의 하나 이상의 세트의 적용 완료하고 ABIST 패턴의 이전 세트 이후 소정 기간이 경과한 후에 발생 하는 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
9. 제1항에 있어서,

   상기 위상 모드 스위치 트리거의 활성화 단계는 이전 위상 모드 스위치 트리거가 발생한 이후 소정 기간 경과할 때 발생하는 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
10. 제9항에 있어서,

    특정 스토리지 요소의 상기 스토리지 요소 데이터는 상기 위상 모드 스위치 트리거에 응답하여 상기 위상 모드를 변경하기 전에 위상이 변경되는 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
11. 제10항에 있어서,

    상기 스토리지 요소 데이터는 다수의 데이터 비트를 포함하고, 상기 스토리지 요소 데이터의 위상 변화는 시간 다중화 방식으로 행해지는 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
12. 제10항에 있어서,

    특정 스토리지 요소의 상기 출력 데이터의 사용은 위상 모드 값 변화 후 상기 특정 스토리지 요소의 스토리지 요소 데이터가 반전될 때까지 억제되는 것인 바 이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
13. 제1항에 있어서,

    상기 FET은 P채널 전계 효과 트랜지스터이고, 상기 바이어스 온도 불안전성은 네거티브 바이어스 온도 불안전성(NBTI)인 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
14. 제1항에 있어서,

    상기 FET은 N채널 전계 효과 트랜지스터이고, 상기 바이어스 온도 불안전성은 네거티브 바이어스 온도 불안전성(PBTI)인 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
15. 전자 시스템에 있어서,

    클럭 출력과 위상 모드 출력을 갖는 제어기;

    입력 데이터 신호에 결합된 입력 위상 선택기 - 입력은 상기 위상 모드에 결합되고, 출력은 논리값이 상기 위상 모드에 의해 선택되는 상기 입력 데이터 신호의 트루(true) 또는 상보 논리값임 -;

    상기 입력 위상 선택기의 출력에 결합된 데이터 입력, 클럭 입력, 및 스토리지 요소 출력을 갖는 스토리지 요소 - 상기 클럭 입력은 상기 데이터 입력을 상기 스토리지 요소로 래칭함 -;

    입력이 상기 스토리지 요소의 출력에 결합된 출력 위상 선택기 - 입력은 상기 위상 모드에 결합되고, 출력은 위상이 상기 위상 모드에 의해 결정되는 상기 스토리지 요소 데이터의 트루 또는 상보 위상임 - 을 포함하는 것인 전자 시스템.
16. 제15항에 있어서,

    상기 스토리지 요소는 M행의 메모리 셀과 N열의 메모리 셀을 갖는 메모리 셀인 것인 전자 시스템.
17. 제16항에 있어서,

    상기 스토리지 요소는 입력이 상기 입력 위상 선택에 결합되고 비트 라인 출력이 메모리 셀의 상기 N열 중 하나의 열에서 각 메모리의 비트 라인 입력에 결합된 비트 라인 구동기를 더 포함하는 것인 전자 시스템.
18. 제17항에 있어서,

    상기 스토리지 요소는 상기 비트 라인 출력에 결합된 센스 증폭기를 더 포함하고, 상기 센스 증폭기는 판독 동작 동안 메모리 셀 컨텐츠를 감지하게 적합한 것인 전자 시스템.
19. 제18항에 있어서,

    상기 스토리지 요소는 하나 이상의 입력이 상기 메모리 어레이로의 어드레스 입력에 결합되고 워드 라인 출력이 상기 메모리 셀의 상기 M 행 중 하나의 행에서 각 메모리 셀의 워드 라인 입력에 결합된 워드 라인 구동기를 더 포함하는 것인 전자 시스템.
20. 제19항에 있어서,

    상기 워드 라인 구동기는,

    입력들이 상기 어드레스 입력에 결합된 디코더 - 각 입력은 클럭과 디코더 출력에 결합됨 -;

    위상 모드에 결합된 입력;

    소스가 제1 전압 공급에 결합되고 드레인이 상기 워드 라인 출력에 결합된 제1 PFET - 상기 제1 PFET은 위상 모드가 제1 값을 갖고 상기 디코더 출력이 활성인 경우 상기 워드 라인 출력을 하이로 구동함 -; 및

    소스가 제1 전압 공급에 결합되고 드레인이 상기 워드 라인 출력에 결합된 제2 PFET - 상기 제2 PFET은 위상 모드가 제2 값을 갖고 상기 디코더 출력이 활성인 경우 상기 워드 라인 출력을 하이로 구동함 - 를 더 포함하는 것인 전자 시스템.
21. 제19항에 있어서,

    상기 워드 라인 구동기는,

    입력들이 상기 어드레스 입력에 결합된 디코더 - 각 입력은 라인 클럭과 디 코더 출력에 결합됨 -;

    드레인이 상기 워드 라인에 결합되고 소스가 제1 전압 공급에 결합된 대형 FET(전계 효과 트랜지스터);

    입력이 상기 디코더 출력에 결합되고 출력이 상기 대형 FET의 게이트에 결합된 펄스 생성기 - 상기 펄스 생성기는 상기 디코더 출력의 전환에 응답하여 상기 대형 FET가 상기 워드 라인을 상이 제1 공급 전압으로 거의 충전하게 하기에 충분히 긴 펄스를 생성함 -;

    드레인이 워드 라인에 결합되고 소스가 상기 전압 공급에 결합되며 게이트가 상기 디코더 출력에 결합된 소형 FET - 상기 소형 FET는 상기 워드 라인을 상기 공급 전압에 거의 유지할 수 있음 -;

    상기 대형 FET와 상기 소형 FET의 반대 유형이며, 게이트가 상기 디코더 출력에 결합되고 드레인이 상기 워드 라인에 결합되며 소스가 제2 공급에 결합된 방전 FET를 더 포함하는 것인 전자 시스템.
22. 제16항에 있어서,

    상기 스토리지 요소는,

    복원 펑션을 더 포함하되, 상기 복원 펑션은,

    선택 신호에 결합된 입력 - 상기 선택 신호는 상기 스토리지 요소가 선택되는 경우 활성이고 상기 선택 요소가 선택되지 않은 경우 비활성임 -;

    게이트가 상기 선택 신호에 결합되고, 소스가 전압 공급에 결합되며 드레인 이 트루 위상 비트 라인에 결합된 제1 소형 FET;

    게이트가 상기 선택 신호에 결합되고, 소스가 상기 전압 공급에 결합되며 드레인이 상보 위상 비트 라인에 결합된 제2 소형 FET;

    상기 전압 공급에 결합된 소스, 상기 트루 위상 비트 라인에 결합된 드레인, 및 제1 게이트를 갖는 제1 대형 FET;

    상기 전압 공급에 결합된 소스, 상기 상보 위상 비트 라인에 결합된 드레인, 및 제2 게이트를 갖는 제1 대형 FET;

    입력이 상기 선택 신호에 결합되고, 출력이 상기 제1 게이트와 상기 제2 게이트에 결합된 펄스 생성기 - 상기 펄스 생성기는, 상기 제1 또는 제2 대형 FET의 드레인에 결합된 상기 비트 라인을 충전하기에 충분히 길게 각 대형 FET를 온(on)하기에 적합한 펄스폭을 갖는 펄스를 출력하여 상기 선택 신호의 전환에 응답함 - 를 포함하는 것인 전자 시스템.
23. 제22항에 있어서,

    상기 비트 라인 구동기는,

    소스가 상기 트루 비트 라인에 결합되고, 드레인이 상기 상보 비트 라인에 결합되며 게이트가 상기 선택 신호에 결합된 소형 등화 FET; 및

    소스가 상기 트루 비트 라인에 결합되고, 드레인이 상기 펄스 생성기의 출력에 결합된 대형 등화 FET을 더 포함하는 것인 전자 시스템.
24. 제16항에 있어서,

    위상 모드 입력과 선택 신호 입력을 갖는 복원 펑션을 더 포함하되, 상기 복원 펑션은,

    드레인이 상기 트루 위상 비트 라인에 결합되고 소스가 전압 공급에 결합된 복수의 제1 FET; 및

    드레인이 상기 상보 위상 비트 라인에 결합되고 소스가 상기 전압 공급에 결합된 복수의 제2 FET를 더 포함하며,

    상기 위상 모드 입력 값은 상기 선택 신호가 비활성인 경우에 상기 복수의 제1 FET의 제1 특정 FET와 상기 복수의 제2 FET의 제2 특정 FET를 결정하는 것인 전자 시스템.
25. 제24항에 있어서,

    상기 비트 라인 구동기는,

    등화 펑션을 더 포함하되, 상기 등화 펑션은,

    소스가 상기 트루 위상 비트 라인에 결합되고 드레인이 상기 상보 위상 비트 라인에 결합된 제1 등화 FET; 및

    소스가 상기 트루 위상 비트 라인에 결합되고 드레인이 상기 상보 위상 비트 라인에 결합된 제2 등화 FET을 더 포함하되,

    상기 제1 등화 FET는 위상 모드가 제1 위상 모드값을 갖고 상기 선택 신호가 비활성인 경우에 온되고, 상기 제2 등화 FET는 위상 모드가 제2 위상 모드값을 갖 고 상기 선택 신호가 비활성인 경우에 온되는 것인 전자 시스템.
26. 제15항에 있어서,

    상기 제어기는,

    상기 위상 모드를 제1 값으로부터 제2 값으로 스위칭할 수 있는 위상 모드 스위치 트리거를 더 포함하는 것인 전자 시스템.
27. 제26항에 있어서,

    상기 위상 모드 스위치 트리거에 결합된 타이머를 더 포함하되, 상기 위상 모드 스위치 트리거는 타이밍 정보를 사용하여 상기 위상 모드를 제1 값에서 제2 값으로 소정 기간에서 스위칭할 수 있는 것인 전자 시스템.
28. 제26항에 있어서,

    상기 위상 모드 스위치 트리거는 운영 체계와 통신하고, 상기 운영 체계는 상기 전자 시스템의 재시작을 상기 위상 모드 스위치 트리거에 통신하는 것인 전자 시스템.
29. 제26항에 있어서,

    상기 위상 모드 스위치 트리거는 상기 운영 체계에 의해 통신된 상기 전자 시스템의 재시작 시에 활성화하는 것인 전자 시스템.
30. 제26항에 있어서,

    상기 위상 모드 스위치 트리거는 재시작 시점에 기재된 비휘발성 스토리지에 결합되고, 상기 위상 모드 스위치 트리거는 이전의 재시작 이후 소정 시간이 경과하면 상기 운영 체계에 의해 통신되는 상기 전자 시스템의 재시작 시에 활성화하는 것인 전자 시스템.
31. 전자 시스템 내 스토리지 요소에서 바이어스 온도 불안정에 의한 VT 시프트를 저감하는 방법에 있어서,

    제1 상태 동안 트루 위상으로서 스토리지 요소 데이터를 저장하는 단계;

    제2 상태 동안 상보 위상으로서 스토리지 요소 데이터를 저장하는 단계;

    상기 전자 시스템이 총 동작 시간 중 적어도 제1 부분을 상기 제1 상태에 있도록 보장하여, 상기 제1 상태에서 제1 총 시간을 축적하는 단계; 및

    상기 전자 시스템이 총 동작 시간 중 적어도 제2 부분을 상기 제2 상태에 있도록 보장하여, 상기 제2 상태에서 제2 총 시간을 축적하는 단계를 포함하는 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
32. 제31항에 있어서,

    상기 제1 총 시간이 상기 제2 총 시간과 거의 동일하게 하는 단계를 더 포함하는 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
33. 제31항에 있어서,

    상기 제1 총 시간이 상기 제2 총 시간보다 최대 2배가 되게 하는 단계를 더 포함하는 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
34. 제31항에 있어서,

    상기 제1 총 시간이 상기 제2 총 시간보다 최대 4배가 되게 하는 단계를 더 포함하는 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
35. 제31항에 있어서,

    상기 제1 총 시간이 상기 제2 총 시간보다 최대 10배가 되게 하는 단계를 더 포함하는 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
36. 제31항에 있어서,

    상기 전자 시스템이 총 동작 시간 중 적어도 제1 부분을 상기 제1 상태에 있도록 보장하는 단계와 상기 전자 시스템이 총 동작 시간 중 적어도 제2 부분을 상기 제2 상태에 있도록 보장하는 단계는, 소정 이벤트가 발생한 경우에 상기 제1 상태에서 상기 제2 상태로 또는 상기 제2 상태에서 상기 제2 상태로 변경하는 단계를 더 포함하는 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
37. 제36항에 있어서,

    상기 소정 이벤트는 상기 전자 시스템의 재시작인 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
38. 제36항에 있어서,

    상기 소정 이벤트는 상기 전자 시스템의 이전 재시작 이후 소정 기관 이상이 지난 후에 발생하는 상기 전자 시스템의 재시작인 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
39. 제36항에 있어서,

    상기 소정 이벤트는 이전 상태 변화 이후 소정 시간의 초과인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
40. 제36항에 있어서,

    상기 소정 이벤트는 일련의 어레이 자체 테스트 패턴의 개시인 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
41. 제36항에 있어서,

    상기 소정 이벤트는 일련의 어레이 자체 테스트 패턴의 완료인 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.
42. 제36항에 있어서,

    상기 소정 이벤트는 일련의 어레이 자체 테스트 패턴의 소정 개수의 완료 중의 완료인 것인 바이어스 온도 불안정성에 의한 임계 전압 시프트 저감 방법.

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