KR100617095B1 - 디지털 방송 수신기의 클럭 복조 장치 - Google Patents

디지털 방송 수신기의 클럭 복조 장치 Download PDF

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엘지전자 주식회사
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Abstract

본 발명은 잔류측대파(VSB) 방식으로 변조되어 전송되는 신호를 수신하여 심볼 클럭을 복조하는 장치에 관한 것이다. 특히 본 발명은 기저대역 디지털 신호로부터 서로 상반된 스펙트럼 에지를 이용할 수 있는 상,하위 에지 스펙트럼 신호를 생성하고, 상기 상,하위 에지 스펙트럼 신호를 모두 이용하여 심볼 클럭을 복조한다. 따라서 본 발명은 신호의 특정 에지 부분에 의존하는 클럭 복조기에 비해 다중 경로 채널 환경에서 우수한 성능을 가질 뿐만 아니라, 기존의 시스템에 비해 복잡도가 크게 증가하지 않는 장점을 지닌다.
심볼 클럭, 복조, TED

Description

디지털 방송 수신기의 클럭 복조 장치{Clock recovery apparatus in digital broadcasting receiver}
도 1은 일반적인 디지털 방송 수신기의 구성 블록도
도 2는 종래의 클럭 복조 장치의 구성 블록도
도 3의 (a),(b)는 이상적인 재샘플링부의 임펄스 응답 예를 보인 도면
도 4의 (a),(b)는 하위 및 상위 에지 스펙트럼의 예를 보인 도면
도 5의 (a) 내지 (d)는 본 발명에 따른 신호 스펙트럼의 예들 및 변조 과정을 보인 도면
도 6은 본 발명에 따른 클럭 복조 장치의 일 실시예를 보인 구성 블록도
도 7은 도 6의 타이밍 에러 검출부의 일 실시예를 보인 상세 블록도
도면의 주요부분에 대한 부호의 설명
101 : 안테나 102 : 튜너
103 : SAW 필터 104 : 중간 주파수 처리부
105 : A/D 변환부 106 : 반송파 복구부
107 : 재샘플링부 108 : 클럭 복조부
500 : 신호 생성부 511,512,513 : 곱셈기
600 : 클럭 복조부 610 : 타이밍 에러 검출부
611 : 상위 타이밍 에러 검출기 612 : 하위 타이밍 에러 검출기
613 : 가산기 620 : 루프 필터
630 : NCO
본 발명은 디지털 방송 수신기에 관한 것으로, 보다 상세하게는 잔류측대파(Vestigial Side band : VSB) 방식으로 변조되어 전송되는 신호를 수신하여 심볼 클럭을 복조하는 장치에 관한 것이다.
일반적으로 미국 및 국내에서 디지털 TV 전송 방식의 표준으로 채택된 그랜드 얼라이언스(Grand Alliance)의 VSB(Vestigial Side Band) 방식은 신호를 진폭 변조했을 때, 반송파를 중심으로 위아래로 생기는 두개의 측대역중 한쪽 측대역 신호를 크게 감쇠시켰을 때의 나머지 부분만을 변조하는 방식이다. 즉, 기저대역의 한쪽 측파대역 스펙트럼만을 취해 통과대역으로 옮겨서 전송하는 방식으로 밴드 영역을 효율적으로 사용하는 방식 중 하나이다.
그리고 이러한 VSB 전송 시스템에서는 주파수 효율을 높이기 위하여 전송 신호에 데이터만을 실어 보낸다. 즉, 수신측에서 데이터 복원을 위하여 필요한 클럭에 대한 정보는 전송하지 않는다. 따라서, 수신측에서는 데이터만이 존재하는 수신 신호들 중에서 이들 데이터를 복원하기 위하여 송신시에 사용된 것과 같은 클럭을 생성하여야 한다. 이 역할을 수행하는 부분이 클럭 복조부이다.
도 1은 일반적인 VSB 방식의 디지털 TV 수신기의 구성 블록도로서, VSB 방식으로 변조된 RF(Radio Frequency) 신호가 안테나(101)를 통해 수신되면 튜너(102)는 사용자가 원하는 특정 채널 주파수만을 선택한 후 상기 채널 주파수에 실려진 RF 대역의 VSB 신호를 중간 주파수 대역(IF; 보통 44MHz이나 아날로그 TV 방송의 경우 43.75MHz가 널리 사용됨)으로 내리고 타채널 신호를 적절히 걸러낸다.
그리고, 임의의 채널의 스펙트럼을 고정된 1차 IF 대역으로 내리는 튜너(102)의 출력 신호는 인접 채널 신호의 간섭 및 튜너(102)에서 발생된 고주파 성분을 제거하기 위해 채용된 소오(Surface Acoustic Wave ; SAW) 필터(103)를 통과하게 된다.
이때, 디지털 방송 신호는 일 예로, 44MHz의 중간 주파수로부터 6MHz의 대역 내에 모든 정보가 존재하므로 SAW 필터(103)에서는 튜너(102)의 출력으로부터 정보가 존재하는 6MHz의 대역만 남기고 나머지 구간을 모두 제거한 후 중간 주파수 처리부(104)로 출력한다.
상기 중간 주파수 처리부(104)는 상기 SAW 필터(103)에서 필터링된 신호를 제 2 IF 신호를 발생하기 위한 발진 주파수로 다운 컨버젼하여 제 2 IF 신호로 변환한 후 아날로그/디지털(A/D) 변환부(105)로 출력한다.
상기 A/D 변환부(105)는 상기 중간 주파수 처리부(104)의 출력을 고정 주파수(또는 가변 주파수)로 샘플링시켜 디지털화한 후 반송파 복구부(106)로 출력한다.
상기 반송파 복구부(106)는 상기 A/D 변환부(105)에서 디지털화된 통과대역 신호를 기저대역 신호로 천이한 후 심볼 복구된 신호로의 변환을 위해 재샘플링부(Resampler)(107)로 출력한다. 상기 재샘플링부(107)는 기본적으로 샘플링 레이트를 바꿔주는 역할을 한다.
통상 디지털 방송 수신기에서 재샘플링부(107)가 사용되는 것은 A/D 변환부(105)가 송신단에서 사용한 샘플링 주파수를 사용하지 않고 임의의 고정 주파수(즉, 25MHz)로 수신 데이터를 디지털화한 경우이다. 이 경우 재샘플링부(107)의 입,출력 샘플링 주파수가 다르다.
예를 들어, 21.52MHz로 샘플링되어 수신된 데이터를 상기 A/D 변환부(105)에서 25MHz로 샘플링하여 출력하였다면 상기 재샘플링부(107)에서는 다시 21.52MHz로 샘플링하여 출력한다.
즉, 상기 재샘플링부(107)는 기저대역의 디지털 신호를 클럭 복조부(108)에서 출력되는 오프셋 값에 따라 샘플링 포인트를 조절하여, 2배의 심볼 주파수(즉, 21.52MHz)로 재샘플링된 데이터를 출력한다.
상기 재샘플링부(107)의 출력은 상기 클럭 복조부(108)로 입력됨과 동시에 실제 데이터 복구를 위해 채널 등화기(110)로 입력된다.
상기 클럭 복조부(108)는 상기 재샘플링부(107)의 출력으로부터 재샘플링에 필요한 오프셋 값을 생성하여 상기 재샘플링부(107)로 출력한다.
상기 채널 등화기(109)는 상기 반송파 및 심볼 클럭이 복구된 신호로부터 전송 채널 상에 존재하는 선형 잡음(linear noise)을 제거한 후 위상 추적기(phase tracker)(110)로 출력한다. 즉, 상기 반송파 복구부(106)에서는 반송파의 위상을 완벽하게 복원하지 못한다. 이를 보정하기 위해 채널 등화기(109)의 출력은 위상 추적기(110)를 통과한다. 상기 위상 추적기(110)는 상기 채널 등화기(109)의 출력 신호로부터 상기 튜너(102)에서 야기된 잔류 위상 잡음을 제거하여 FEC부(111)로 출력한다. 상기 FEC부(111)는 위상 잡음이 제거된 신호로부터 송신 심볼을 복구하여 트랜스포트 스트림(Transport Stream) 형태로 출력한다.
상기 위상 추적기(110)의 출력은 FEC부(111)로 입력되어 디지털 통신에서 채널 부호화를 통해 수신된 디지털 부호의 에러를 정정한다.
도 2는 상기 클럭 복조부(108)의 일 실시예를 보인 구성 블록도로서, 타이밍 에러 검출기(TED)(201)에서는 재샘플링부(107)의 출력 신호로부터 타이밍 에러 즉, 위상 오차를 검출하여 루프 필터(202)로 출력한다. 상기 루프 필터(202)는 타이밍 에러 신호 중 고주파 성분을 제거하여 NCO(203)로 출력한다. 상기 NCO(203)는 타이밍 에러 신호의 저대역 성분에 따라 새로 보정된 2배의 심볼 클럭 주파수(2fs, fs는 심볼 클럭 주파수) 즉, 오프셋 값을 생성하여 재샘플링부(107)로 출력한다.
도 3의 (a),(b)는 이상적인 재샘플링부(107)의 임펄스 응답(Impulse response)을 보인 도면이다.
도 3의 (a),(b)는 각각 오프셋(offset)이 0.0, 0.2인 경우로 0.2의 오프셋 값이 계산되어 입력되면 0에서 0.2만큼 떨어진 값에 대해 사인 펄스(sine pulse)의 값을 출력한다.
그리고 클럭 복조부(108)에서 2배의 심볼 클럭 주파수 즉, 샘플링 주파수를 복원한다는 것은 도 4의 (a),(b)에서 보는 신호의 에지가 우리가 원하는 주파수에 위치할 수 있도록 함을 의미한다.
VSB 전송 시스템에서 일반적인 기저대역의 신호 스펙트럼은 도 4의 (a)와 같이 파일롯 신호가 스펙트럼의 하위 에지에 위치한다. 도 4의 (b)는 또 다른 형태의 VSB 기저대역 신호를 나타낸 것으로서, 파일롯 신호가 스펙트럼의 상위 에지 즉, 2/fs 대역에 위치한다. 상기 (b)의 경우 타이밍 에러 검출기(TED)에 대해 신호의 이득(gain)이 커지는 효과만을 나타낸다.
이때 디지털 영역(domain)에서 샘플링 주파수가 오프셋을 가지면 신호의 에지가 늘어나거나 줄어드는 효과를 가져온다.
이는 클록 복조에 필요한 정보가 신호의 에지 부분에 위치하고 있음을 의미한다.
한편 반송파 복구가 이루어져서 통과대역의 기저대역으로 신호가 옮겨졌을 때, 파일롯 신호는 DC에 존재하며, 신호의 에지 부분이 2/fs(5.381118 MHz)에 위치한다. 따라서 클럭 복조에 필요한 정보는 2/fs 대역에 위치한다.
그러나 다중 경로에 의해 이 부분의 신호가 감쇄(attenuation)되면 클럭 복조에 필요한 정보를 얻을 수 없어 클럭 복조기의 성능이 떨어질 뿐만 아니라 이는 디지털 영역의 복조기에서 사용하는 클럭 자체가 생성되지 않을 수 있음을 의미한다.
위에서 언급한 바와 같이 신호 스펙트럼의 한 에지 부분만을 사용하는 클럭 복조기는 다중 경로 채널에 의해 그 에지 부분의 주파수 부분이 심하게 감쇄(attenuation)되었을 경우, 심한 성능 열화를 가져올 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 스펙트럼 대역의 양끝 에지를 이용하여 심블 클럭을 복조하는 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 디지털 방송 수신기의 클럭 복조 장치는, 입력되는 기저대역 디지털 신호로부터 파일롯 신호가 있는 에지의 반대편 에지가 DC 부근에 위치하는 상위 에지 스펙트럼 형태의 신호와 파일롯 신호가 DC 부근에 위치하는 하위 에지 스펙트럼 형태의 신호를 생성하는 신호 생성부; 상기 신호 생성부에서 출력되는 상위 에지 스펙트럼 신호와 하위 에지 스펙트럼 신호로부터 각각 타이밍 에러 신호를 검출한 후 더하여 출력하는 타이밍 에러 검출부; 및 상기 타이밍 에러 검출부에서 출력되는 타이밍 에러 신호의 고주파 성분을 제거한 후 샘플링 포인트를 조절할 수 있는 오프셋 값을 출력하는 루프 필터 및 NCO를 포함하여 구성되는 것을 특징으로 한다.
상기 신호 생성부는 상기 기저대역 디지털 신호에
Figure 112005015012457-pat00001
를 연속 두 번 곱하여 상위 에지 스펙트럼 신호를 생성하고, 상기 기저대역 디지털 신호에
Figure 112005015012457-pat00002
,
Figure 112005015012457-pat00003
를 순차적으로 곱하여 하위 에지 스펙트럼 신호를 생성하는 것을 특징으로 한다.
상기 신호 생성부는 상기 기저대역 디지털 신호에
Figure 112005015012457-pat00004
를 연속 두 번 곱하여 상위 에지 스펙트럼 신호를 출력하고, 상기 기저대역 디지털 신호를 하위 에지 스 펙트럼 신호로서 출력하는 것을 특징으로 한다.
상기 타이밍 에러 검출부는 상기 상위 에지 스펙트럼 신호로부터 타이밍 에러 신호를 검출하는 상위 타이밍 에러 검출기와, 상기 하위 에지 스펙트럼 신호로부터 타이밍 에러 신호를 검출하는 하위 타이밍 에러 검출기와, 상기 상,하위 타이밍 에러 검출기에서 검출된 두 타이밍 에러 신호를 서로 더하여 출력하는 가산기로 구성되며, 상기 상,하위 타이밍 에러 검출기는 동일한 구조로 이루어지는 것을 특징으로 한다.
본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
그리고 종래와 동일한 구성 요소는 설명의 편의상 동일 명칭 및 동일 부호를 부여하며 이에 대한 상세한 설명은 생략한다.
본 발명에서는 신호 스펙트럼에서 하나의 대역만을 이용하지 않고, 두 개의 대역을 동시에 이용하는 심볼 클록을 복조한다.
즉, 도 4의 (a)는 파일롯 신호가 DC에 존재하는 경우이고, 도 4의 (b)는 파일롯 신호가 2/fs에 존재하는 경우이다.
이때 도 4의 (a) 형태의 스펙트럼에서 사용한 TED를 (b) 형태의 스펙트럼 에 지에도 동일하게 사용할 수 있다.
따라서 본 발명은 도 4의 (a)의 스펙트럼과 도 4의 (b)의 스펙트럼을 동시에 사용하여 심볼 클럭 복조를 수행함으로써, 다중 경로 채널 환경에서 클럭 복조기의 성능을 향상시킬 수 있게 된다.
도 5에 기존 스펙트럼의 반대쪽 에지를 이용하기 위한 스펙트럼 형성 과정을 나타내었다.
도 5의 (a)는 6MHz 통과대역에서의 I 채널 신호의 스펙트럼을 보인 것으로서, I 채널 신호의 중심 주파수가 6MHz에 위치했을 때 파일롯 신호는 3.309441MHz에 위치하게 된다.
도 5의 (b)는 (a)의 파일롯 신호가 DC에 올 수 있도록 하기 위해 반송파 복구부 내 NCO의 중심 주파수(Center frequency)를 3.309441MHz로 조절하였을 경우, 기저대역으로 천이한 신호의 스펙트럼을 보이고 있다. 즉 도 5의 (b)는 NCO의 중심 주파수를 3.309441MHz로 조절하여 상기 (a)의 6MHz 통과대역 신호를 기저대역으로 천이하였을 때의 I 채널 신호의 스펙트럼으로서, 파일롯 신호가 DC에 위치함을 알 수 있다.
그리고 (b)의 기저대역 신호를 기준으로 반대쪽 에지를 DC로 가져오기 위해 상기 (b)의 신호를 2.690559MHz로 변조하면(즉, (b)의 신호 *
Figure 112005015012457-pat00005
), 도 5의 (c)와 같이 된다. 다시 도 5의 (c)의 신호에
Figure 112005015012457-pat00006
를 곱하는 변조를 수행하면 도 5의 (d)와 같이 (b)의 기저대역 신호를 기준으로 반대편 에지가 DC에 존재하는 신호가 생 성된다.
그리고 도 5의 (c)의 신호에
Figure 112005015012457-pat00007
를 곱하면 도 5의 (b)와 같이 원래의 기저대역 신호가 생성된다.
본 발명에서 도 5의 (b)와 같은 형태의 스펙트럼을 하위 에지 스펙트럼(Lower Edge spectrum)이라 하고, 도 5의 (d)와 같은 형태의 스펙트럼을 상위 에지 스펙트럼(Upper Edge spectrum)이라 한다.
본 발명은 도 5의 하위 및 상위 에지 스펙트럼을 이용하여 심볼 클럭 복조를 수행한다.
도 6은 본 발명에 따른 심볼 클록 복조 장치의 일 실시예를 보인 구성 블록도로서, A/D 변환부(105)가 고정 주파수로 수신된 아날로그 통과대역 신호를 샘플링하여 디지털 통과대역 신호로 변환하는 경우에 대한 실시예이다.
도 6은 상기 재샘플링부(107)의 출력단에 재샘플링된 기저대역 신호의 스펙트럼 양끝이 DC에 위치하도록 제어하는 신호 생성부(500)를 더 포함한 구조이다. 즉, 클럭 복구가 되지 않은 신호에서 양쪽 에지 스펙트럼을 만드는 것은 무의미하므로 상기 신호 생성부(500)가 재샘플링부(107)의 출력단에 위치한다.
만일 상기 A/D 변환부(105)가 가변 주파수로 샘플링한다면 즉, 클럭 복조부(108)의 오프셋 값을 입력받아 입력 신호를 샘플링한다면 상기 재샘플링부(107)는 필요없게 된다.
본 발명에서는 일 실시예로, A/D 변환부(105)가 고정 주파수로 샘플링한다고 가정한다.
상기 신호 생성부(500)는 재샘플링부(107)의 출력 신호에 특정 주파수를 곱하여 도 5의 (d)와 같은 상위 에지 스펙트럼 신호와 도 5의 (b)와 같은 하위 에지 스펙트럼 신호를 출력하는 제1 내지 제3 곱셈기(511~513)로 구성된다.
따라서 클럭 복조부(600)는 타이밍 에러 검출부(610), 루프 필터(620), 및 NCO(630)로 구성된다.
상기 타이밍 에러 검출부(610)는 상기 상위 에지 스펙트럼 신호로부터 타이밍 에러를 검출하는 상위 타이밍 에러 검출기(611), 하위 에지 스펙트럼 신호로부터 타이밍 에러를 검출하는 하위 타이밍 에러 검출기(612), 및 상기 상,하위 타이밍 에러 검출기(611,612)에서 검출된 두 타이밍 에러 신호를 더하여 출력하는 가산기(613)로 구성된다.
이와 같이 구성된 본 발명에서 도 5의 (a)는 상기 디지털 통과대역 신호의 스펙트럼 예를 보인 것으로서, 중간 주파수가 6MHz이고, 파일롯 주파수가 3.309441MHz에 위치할 때를 보이고 있다.
이때 상기 도 5의 (a)의 파일롯 신호가 DC에 위치하도록 하기 위해서 상기 NCO(615)의 중심 주파수를 3.309441MHz로 설정한다.
그러면 상기 재샘플링부(107)에서 출력되는 기저대역 신호의 스펙트럼에서 파일롯 신호는 도 5의 (b)와 같이 DC에 위치하게 된다. 즉 파일롯 신호가 DC에 존재하는 하위 에지 스펙트럼이 신호 생성부(500)의 제1 곱셈기(511)로 출력된다.
상기 제1 곱셈기(511)는 도 5의 (b)와 같은 하위 에지 스펙트럼 신호에
Figure 112005015012457-pat00008
(=2.690559MHz)를 곱하여 도 5의 (c)와 같은 스펙트럼을 형성하고, 제 2 곱셈기(512)는 도 5의 (c)와 같은 스펙트럼 신호에
Figure 112005015012457-pat00009
를 다시 곱하여 도 5의 (d)와 같은 상위 에지 스펙트럼 신호를 생성한다.
그리고 제3 곱셈기(513)는 도 5의 (c)와 같은 스펙트럼 신호에
Figure 112005015012457-pat00010
를 곱하여 도 5의 (b)와 같은 하위 에지 스펙트럼 신호를 생성한다.
상기 제2 곱셈기(512)에서 형성된 상위 에지 스펙트럼 신호는 상위 타이밍 에러 검출기(611)로 출력되고, 제3 곱셈기(513)에서 형성된 하위 에지 스펙트럼 신호는 하위 타이밍 에러 검출기(612)로 출력된다.
이때 제3 곱셈기(513)를 사용하지 않고, 대신 재샘플링부(107)에서 출력되는 하위 에지 스펙트럼 신호를 바로 하위 타이밍 에러 검출기(612)로 출력할 수도 있다. 이는 시스템 설계자에 의해 달라질 수 있다.
이때 전술한 바와 같이 상기 상,하위 에지 스펙트럼 신호는 이득의 차이만을 가지므로, 상기 타이밍 에러 검출부(610) 내 상,하위 타이밍 에러 검출기(611,612)는 동일한 구조의 타이밍 에러 검출기를 이용할 수 있다.
도 7은 상기 타이밍 에러 검출부의 상세 블록도로서, 상기 상,하위 타이밍 에러 검출기(611,612)에 수정된 가드너(modified Gardner) 타이밍 에러 검출 알고리즘을 적용한 예이다.
이때 상기 상위 타이밍 에러 검출기(611)와 하위 타이밍 에러 검출기(612)의 상세 구조는 동일하므로 상위 타이밍 에러 검출기(611)에 대해서만 상세히 설명한 다.
즉, 상기 신호 생성부(500)에서 출력되는 상위 에지 스펙트럼 신호는 상위 타이밍 에러 검출기(611)의 제1 지연기(611-1)와 부호 추출기(611-5)로 출력된다. 상기 제1 지연기(611-1)는 입력 신호를 1클럭 지연시켜 제2 지연기(611-2)로 출력함과 동시에 곱셈기(611-7)로 출력한다. 상기 제2 지연기(611-2)는 1 클럭 지연된 신호를 다시 1 클럭 지연시켜 제3 지연기(611-3)로 출력하고, 상기 제3 지연기(611-3)에서 다시 1클럭 지연된 신호는 부호 추출기(611-4)로 제공된다. 상기 부호 추출기(611-4)는 제3 지연기(611-3)에서 출력되는 신호의 부호를 추출하여 감산기(611-6)로 출력하고, 상기 부호 추출기(611-5)는 상기 입력 신호의 부호를 추출하여 감산기(611-6)로 출력한다. 상기 감산기(611-6)는 3클럭 지연된 신호의 부호와 입력 신호의 부호와의 차를 곱셈기(611-7)로 출력한다. 상기 곱셈기(611-7)는 상기 제2 지연기(611-2)의 출력과 감산기(611-6)의 출력을 곱하고 그 결과를 타이밍 에러 신호로 하여 가산기(613)로 출력한다.
상기 하위 타이밍 에러 검출기(612)도 상기와 같은 과정으로 하위 에지 스펙트럼 신호로부터 타이밍 에러 신호를 검출하여 상기 가산기(613)로 출력한다.
상기 가산기(613)는 상,하위 타이밍 에러 검출기(611,612)에서 각각 검출된 두 타이밍 에러 신호를 서로 더하여 루프 필터(620)로 출력된다.
상기 루프 필터(620)는 가산기(613)에서 출력되는 타이밍 에러 신호의 고주파 성분을 제거한 후 NCO(630)로 출력한다. 상기 NCO(630)는 고주파 성분이 제거된 타이밍 에러 신호에 따라 오프셋 값을 (-0.5 ~ +0.5) 심볼 범위로 모듈로(modulo) 출력하여, 재샘플링부(107)로 하여금 샘플링 포인트를 조절할 수 있도록 한다.
상기 재샘플링부(107)는 NCO(630)에서 출력되는 오프셋 값에 따라 샘플링 포인트를 조절하여, 재샘플링된 데이터를 출력한다.
한편, 본 발명에서 사용되는 용어(terminology)들은 본 발명에서의 기능을 고려하여 정의 내려진 용어들로써 이는 당분야에 종사하는 기술자의 의도 또는 관례 등에 따라 달라질 수 있으므로 그 정의는 본 발명의 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명을 상술한 실시예에 한정되지 않으며, 첨부된 청구범위에서 알 수 있는 바와 같이 본 발명이 속한 분야의 통상의 지식을 가지 자에 의해 변형이 가능하고 이러한 변형은 본 발명의 범위에 속한다.
이상에서와 같이 본 발명에 따른 디지털 방송 수신기의 클럭 복조 장치의 효과를 설명하면 다음과 같다.
첫째, 기저대역 디지털 신호로부터 서로 상반된 스펙트럼 에지를 이용할 수 있는 신호를 생성하고, 이 신호의 양쪽 에지 성분을 모두 이용하여 심볼 클럭을 복조함으로써, 신호의 특정 에지 부분에 의존하는 클럭 복조기에 비해 다중 경로 채널 환경에서 우수한 성능을 가질 뿐만 아니라, 기존의 시스템에 비해 복잡도가 크게 증가하지 않는 장점을 지닌다.
둘째, 상,하위 에지 스펙트럼 신호에 대해 동일한 타이밍 에러 검출기를 사용함으로써, 두 스펙트럼에서 생성된 타이밍 에러를 쉽게 더해서 사용할 수 있는 장점을 지닌다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (6)

  1. 입력되는 기저대역 디지털 신호로부터 파일롯 신호가 있는 에지의 반대편 에지가 DC 부근에 위치하는 상위 에지 스펙트럼 형태의 신호와 파일롯 신호가 DC 부근에 위치하는 하위 에지 스펙트럼 형태의 신호를 생성하는 신호 생성부;
    상기 신호 생성부에서 출력되는 상위 에지 스펙트럼 신호와 하위 에지 스펙트럼 신호로부터 각각 타이밍 에러 신호를 검출한 후 더하여 출력하는 타이밍 에러 검출부; 및
    상기 타이밍 에러 검출부에서 출력되는 타이밍 에러 신호의 고주파 성분을 제거한 후 샘플링 포인트를 조절할 수 있는 오프셋 값을 출력하는 루프 필터 및 NCO를 포함하여 구성되는 것을 특징으로 하는 디지털 방송 수신기의 클럭 복조 장치.
  2. 제 1 항에 있어서, 상기 신호 생성부는
    상기 기저대역 디지털 신호에
    Figure 112005015012457-pat00011
    를 연속 두 번 곱하여 상위 에지 스펙트럼 신호를 생성하고, 상기 기저대역 디지털 신호에
    Figure 112005015012457-pat00012
    ,
    Figure 112005015012457-pat00013
    를 순차적으로 곱하여 하위 에지 스펙트럼 신호를 생성하는 것을 특징으로 하는 디지털 방송 수신기의 클럭 복조 장치.
  3. 제 1 항에 있어서, 상기 신호 생성부는
    상기 기저대역 디지털 신호에
    Figure 112005015012457-pat00014
    를 연속 두 번 곱하여 상위 에지 스펙트럼 신호를 출력하고, 상기 기저대역 디지털 신호를 하위 에지 스펙트럼 신호로서 출력하는 것을 특징으로 하는 디지털 방송 수신기의 클럭 복조 장치.
  4. 제 1 항에 있어서, 상기 타이밍 에러 검출부는
    상기 상위 에지 스펙트럼 신호로부터 타이밍 에러 신호를 검출하는 상위 타이밍 에러 검출기와,
    상기 하위 에지 스펙트럼 신호로부터 타이밍 에러 신호를 검출하는 하위 타이밍 에러 검출기와,
    상기 상,하위 타이밍 에러 검출기에서 검출된 두 타이밍 에러 신호를 서로 더하여 출력하는 가산기로 구성되는 것을 특징으로 하는 디지털 방송 수신기의 클럭 복조 장치.
  5. 제 4 항에 있어서,
    상기 상,하위 타이밍 에러 검출기는 수정된 가드너 알고리즘을 적용하여 상,하위 에지 스펙트럼 신호로부터 각각 타이밍 에러 신호를 검출하는 것을 특징으로 하는 디지털 방송 수신기의 클럭 복조 장치.
  6. 제 4 항에 있어서, 상기 상,하위 타이밍 에러 검출기 중 어느 하나는
    입력 신호를 1클럭씩 순차 지연시키는 제1 내지 제3 지연기와,
    상기 입력 신호와 제3 지연기의 출력 신호로부터 각각 부호를 검출하고 두 부호의 차를 출력하는 부호 감산기와,
    상기 제2 지연기의 출력 신호와 부호 감산기의 출력 신호를 곱하여 타이밍 에로 신호로서 출력하는 곱셈기로 구성되는 디지털 방송 수신기의 클럭 복조 장치.
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