KR100613344B1 - Method of manufacturing semiconductor device - Google Patents

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Abstract

소정의 하부 구조를 가지는 반도체 기판, 반도체 기판 상부 전면에 절연막을 형성하는 단계, 절연막의 액티브 영역에 제1 감광막을 형성하고, 절연막의 액티브 영역 주변의 에지 영역에 에지홈을 형성하는 단계, 절연막의 액티브 영역 및 에지 영역에 제2 감광막을 형성하는 단계, 제2 감광막을 마스크로 하여 절연막에 접촉구를 형성하는 단계, 에지홈 및 접촉구 내벽, 절연막 위에 베리어 금속막을 형성하는 단계, 베리어 금속막 위에 텅스텐으로 접촉구 및 에지홈을 채워 플러그와 에지홈을 형성하는 단계, 그리고 플러그 및 베리어 금속막 위에 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.A semiconductor substrate having a predetermined substructure, forming an insulating film on the entire upper surface of the semiconductor substrate, forming a first photosensitive film in the active region of the insulating film, forming an edge groove in the edge region around the active region of the insulating film, Forming a second photoresist film in the active region and the edge region, forming a contact hole in the insulating film using the second photoresist film as a mask, forming a barrier metal film on the edge groove and the contact hole inner wall, the insulating film, and on the barrier metal film Forming a plug and an edge groove by filling contact holes and edge grooves with tungsten, and forming a metal wiring on the plug and barrier metal film.

EBR, 컨텍, 절연막EBR, contact, insulating film

Description

반도체 소자의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}Method of manufacturing a semiconductor device {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1 내지 도 8은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 공정 별로 도시한 도면이다. 1 to 8 illustrate a method of manufacturing a semiconductor device according to one embodiment of the present invention for each manufacturing process.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 기판의 에지 비드 제거 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for removing edge beads of a semiconductor substrate.

일반적으로 반도체 소자의 제조 방법은 박막의 증착 및 패터닝, 이온 주입 공정등을 수차례 반복함으로써 형성된다. 특히 집적회로 소자들을 제조하기 위해서는 다층의 박막을 쌓는 공정과, 각 박막 위에 감광막을 형성하고 패터닝하는 공정과, 패터닝된 감광막을 마스크로하여 박막을 식각하는 공정을 수차례 실시한다. 박막을 수차례 쌓고 또는 패터닝하는 과정에서 반도체 기판의 에지(edge)에 불필요한 막들이 쌓여 파티클 발생의 오염원이 된다.In general, a method of manufacturing a semiconductor device is formed by repeating the deposition and patterning of a thin film, an ion implantation process, and the like several times. In particular, in order to manufacture integrated circuit devices, a process of stacking multiple thin films, forming and patterning a photoresist film on each thin film, and etching a thin film using the patterned photoresist as a mask are performed several times. In the process of stacking or patterning a thin film several times, unnecessary films are accumulated at the edges of the semiconductor substrate to become a source of particle generation.

이러한 파티클은 오염되지 않은 반도체 기판의 중심부, 즉 액티브 영역으로 이동하면서 반도체 기판을 전체적으로 오염시키려는 성질이 있다.These particles tend to contaminate the semiconductor substrate as a whole while moving to the center of the uncontaminated semiconductor substrate, that is, the active region.

이에 따라, 종래에는 이러한 문제를 해결하기 위해 반도체 기판에 박막을 형 성한 다음 반도체 기판의 에지 부위의 감광막 또는 박막을 약 2∼5mm 정도로 식각하여 제거함으로써 반도체 기판 전체가 오염되는 것을 방지한다. 이와 같은 방법은 에지 비드 제거 방법(edge bead removal, EBR)이다.Accordingly, in order to solve such a problem, conventionally, a thin film is formed on a semiconductor substrate, and then the photosensitive film or thin film of the edge portion of the semiconductor substrate is etched and removed by about 2 to 5 mm to prevent contamination of the entire semiconductor substrate. Such a method is edge bead removal (EBR).

이와 같은, 에지 비드 제거 공정은 반도체 기판 위에 절연막과 감광막을 순차적으로 형성한 뒤, 감광막을 패터닝하는 과정에 함께 진행된다. 그러나, 에지 비드 제거 공정을 마친 반도체 기판의 가장자리 부위에는 미쳐 제거되지 않은 파티클이 존재한다.As described above, the edge bead removal process is performed in a process of forming an insulating film and a photoresist film sequentially on the semiconductor substrate and then patterning the photoresist film. However, particles that have not been removed are present at the edge portion of the semiconductor substrate after the edge bead removal process.

이러한 파티클은 어닐(anneal) 공정을 거치면서 열에 의해 떨어져 반도체 기판의 중심부로 전이된다. 이와 같은 현상은 반도체 소자의 단락 및 블록킹(blocking) 현상을 유발하여 반도체 소자의 특성을 저하하며, 제품의 수율을 저하한다.These particles are separated by heat during an annealing process and transferred to the center of the semiconductor substrate. Such a phenomenon causes short-circuit and blocking of the semiconductor device, thereby lowering the characteristics of the semiconductor device and lowering the yield of the product.

따라서, 본 발명의 기술적 과제는 반도체 기판 중심부의 오염을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.Therefore, the technical problem of this invention is providing the manufacturing method of the semiconductor element which can prevent the contamination of the center of a semiconductor substrate.

본 발명에 따른 반도체 소자의 제조 방법은 소정의 하부 구조를 가지는 반도체 기판, 상기 반도체 기판 상부 전면에 절연막을 형성하는 단계, 상기 절연막의 액티브 영역에 제1 감광막을 형성하고, 상기 절연막의 액티브 영역 주변의 에지 영역에 에지홈을 형성하는 단계, 상기 절연막의 액티브 영역 및 에지 영역에 제2 감광막을 형성하는 단계, 상기 제2 감광막을 마스크로 하여 상기 절연막에 접촉구를 형성하는 단계, 상기 에지홈 및 상기 접촉구 내벽, 상기 절연막 위에 베리어 금속막을 형성하는 단계, 상기 베리어 금속막 위에 텅스텐으로 상기 접촉구 및 상기 에지홈을 채워 플러그와 에지홈을 형성하는 단계, 그리고 상기 플러그 및 상기 베리어 금속막 위에 금속 배선을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to the present invention includes the steps of forming a semiconductor substrate having a predetermined substructure, an insulating film on the entire upper surface of the semiconductor substrate, forming a first photosensitive film in an active region of the insulating film, and surrounding the active region of the insulating film. Forming an edge groove in an edge region of the insulating film; forming a second photosensitive film in an active region and an edge region of the insulating film; forming a contact hole in the insulating film using the second photosensitive film as a mask; Forming a barrier metal film on the inner wall of the contact hole and the insulating layer; filling the contact hole and the edge groove with tungsten on the barrier metal film to form a plug and an edge groove; and forming a metal on the plug and the barrier metal film. Forming a wiring.

상기 에지홈에 형성된 상기 에지 플러그는 약 500∼2000Å 정도의 깊이로 형성하는 것이 바람직하다.The edge plug formed in the edge groove is preferably formed to a depth of about 500 ~ 2000Å.

상기 절연막의 에지 영역은 상기 반도체 기판의 테두리에서 2∼5mm 정도의 폭으로 형성하는 것이 바람직하다.The edge region of the insulating film is preferably formed to have a width of about 2 to 5mm from the edge of the semiconductor substrate.

액티브 영역과 액티브 영역 주변의 에지 영역을 가지며 소정의 하부 구조를 포함한다.It has an active region and an edge region around the active region and includes a predetermined substructure.

상기 반도체 기판 상부 전면에 형성되어 있는 절연막, 상기 절연막의 상기 반도체 기판의 에지 영역에 위치하는 부분에 형성되어 있는 에지홈, 상기 절연막의 상기 반도체 기판의 액티브 영역에 형성되어 있는 접촉구, 상기 에지홈을 채우고 있는 에지 플러그, 상기 접촉구를 채우고 있는 플러그, 상기 플러그와 연결되어 있으며 상기 절연막 위에 형성되어 있는 금속 배선을 포함한다.An insulating film formed on the entire upper surface of the semiconductor substrate, an edge groove formed in a portion of the insulating film located at an edge region of the semiconductor substrate, a contact hole formed in an active region of the semiconductor substrate of the insulating film, and the edge groove And an edge plug filling the contact hole, a plug filling the contact hole, and a metal wire connected to the plug and formed on the insulating film.

상기 금속 배선은 하부 베리어막, 주배선층 및 상부 베리어막을 포함하는 것이 바람직하다.The metal wirings preferably include a lower barrier film, a main wiring layer, and an upper barrier film.

상기 하부 및 상부 베리어막은 Ti 및 TiN으로 이루어져 있고 상기 주배선층은 알루미늄으로 이루어져 있는 것이 바람직하다.The lower and upper barrier films are made of Ti and TiN, and the main wiring layer is preferably made of aluminum.

상기 플러그는 베리어 금속막과 텅스텐으로 이루어져 있는 채움층으로 이루 어져 있는 것이 바람직하다.The plug is preferably composed of a barrier metal film and a filling layer made of tungsten.

그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Then, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, area, plate, etc. is over another part, this includes not only the part directly above the other part but also another part in the middle. On the contrary, when a part is just above another part, it means that there is no other part in the middle.

이제 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.Now, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 1 내지 도 8은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 공정 별로 도시한 도면이다. 1 to 8 illustrate a method of manufacturing a semiconductor device according to one embodiment of the present invention for each manufacturing process.

도 1에 도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 우선, 소자 전극 또는 전도층이 형성된 박막을 포함하는 반도체 기판(1) 위에 절연막(2)을 형성한다. As shown in FIG. 1, in the method of manufacturing a semiconductor device according to an exemplary embodiment, an insulating film 2 is first formed on a semiconductor substrate 1 including a thin film on which an element electrode or a conductive layer is formed.

반도체 기판(1) 상부 전면에 형성된 절연막(2)의 약 2∼5mm 정도의 가장자리 부위를 제외한 액티브 영역에는 제1 감광막(3)을 형성한다. 여기서 가장자리 부위 는 에지 비드 제거 영역(edge bead removal area)이라고 정의한다.The first photosensitive film 3 is formed in the active region except for an edge portion of about 2 to 5 mm of the insulating film 2 formed on the entire upper surface of the semiconductor substrate 1. Here, the edge portion is defined as an edge bead removal area.

에지 비드 제거 영역은 별도의 마스크를 이용하여 사진 식각 공정을 진행하여 적어도 두 개 이상의 에지홈(10, 11)을 형성한다. 이때, 에지홈(10, 11)은 500∼2000Å 깊이로 형성한다. 이어, 제1 감광막(3)을 제거한다.The edge bead removal region is formed by performing a photolithography process using a separate mask to form at least two edge grooves 10 and 11. At this time, the edge grooves 10, 11 are formed to a depth of 500 ~ 2000Å. Next, the first photosensitive film 3 is removed.

그 다음, 도 2에 도시한 바와 같이, 절연막(2) 상부 전면에 제2 감광막(4)을 형성한다. 이어, 제2 감광막(4)을 마스크로 삼아 절연막(2)을 식각하여 복수개의 접촉구(5, 6)를 형성한다. Next, as shown in FIG. 2, a second photosensitive film 4 is formed on the entire upper surface of the insulating film 2. Subsequently, the insulating film 2 is etched using the second photosensitive film 4 as a mask to form a plurality of contact holes 5 and 6.

다음 단계로, 도 3에 도시한 바와 같이, 제2 감광막(4)을 제거한다.Next, as shown in FIG. 3, the second photosensitive film 4 is removed.

그 다음. 도 4에 도시한 바와 같이, 절연막(2) 위와 에지홈(10, 11) 및 접촉구(5, 6)의 내벽에 베리어 금속막(7)을 형성한다.next. As shown in FIG. 4, the barrier metal film 7 is formed on the insulating film 2 and on the inner walls of the edge grooves 10 and 11 and the contact holes 5 and 6.

베리어 금속막(7)은 화학 기상 증착(chemical vapor deposition, CVD) 또는 스퍼터링(sputtering)으로 형성한다.The barrier metal film 7 is formed by chemical vapor deposition (CVD) or sputtering.

이때, 베리어 금속막(7)은 티타늄 등을 수백 Å의 두께로 증착하여 형성하며, 고유저항(resistivity)이 크기 때문에 전기 분해(electroplating process deposition : EPD)에 의한 금속 박막의 형성 공정에서 박막 표면에 전자 공급을 원활히 하기 위하여 베리어 금속막(7) 상부에 금속 씨드(seed)막을 수백 Å의 두께로 증착한다. At this time, the barrier metal film 7 is formed by depositing titanium or the like to a thickness of several hundreds of microns. Since the resistivity is large, the barrier metal film 7 is formed on the surface of the thin film in the process of forming a metal thin film by electroplating process deposition (EPD). In order to facilitate the electron supply, a metal seed film is deposited on the barrier metal film 7 to a thickness of several hundred microseconds.

이러한 베리어 금속막(7)은 티타늄(Ti)과 티타늄나이트라이드(TiN)로 구성한다.The barrier metal film 7 is composed of titanium (Ti) and titanium nitride (TiN).

그 다음, 도 5에 도시한 바와 같이, 베리어 금속막(7) 위에 텅스텐 금속막 (8)을 형성하여 에지홈(10, 11) 및 접촉구(5, 6)를 채운다.Then, as shown in FIG. 5, the tungsten metal film 8 is formed on the barrier metal film 7 to fill the edge grooves 10 and 11 and the contact holes 5 and 6.

그런 다음, 도 6에 도시한 바와 같이, 베리어 금속막(7) 상면을 벗어난 텅스텐 금속막(8)을 CMP(chemical mechanical polishing) 공정을 통하여 제거함으로써 복수개의 플러그(20a) 및 에지 플러그(20b)를 형성한다.6, the plurality of plugs 20a and the edge plugs 20b are removed by removing the tungsten metal film 8 off the top surface of the barrier metal film 7 through a chemical mechanical polishing (CMP) process. To form.

그 다음, 도 7에 도시한 바와 같이, 베리어 금속막(7)과 플러그(20a), 에지 플러그(20b) 위에 알루미늄 등의 금속층으로 구성하는 주배선층(9)을 증착한다. 여기서, 에지홈(10, 11)에 형성된 에지 플러그(20b)는 주배선층(9)과 접촉하는 면의 응착력을 향상시켜 어닐 공정 단계에서 파티클이 열에 의해 떨어져 나가는 현상을 방지한다.Next, as shown in FIG. 7, the main wiring layer 9 which consists of metal layers, such as aluminum, is deposited on the barrier metal film 7, the plug 20a, and the edge plug 20b. Here, the edge plugs 20b formed in the edge grooves 10 and 11 improve adhesion of the surface in contact with the main wiring layer 9 to prevent particles from falling off by heat in the annealing process step.

그 다음, 도 8에 도시한 바와 같이, 주배선층(9) 위에 티타늄(Ti)과 티타늄나이트라이드(TiN)로 이루어진 상부 확산 방지막(17)을 증착한다. 여기서 상하부 확산 방지막(17)은 주배선층(9)의 확산을 방지한다.Next, as illustrated in FIG. 8, an upper diffusion barrier layer 17 including titanium (Ti) and titanium nitride (TiN) is deposited on the main wiring layer 9. Here, the upper and lower diffusion barrier films 17 prevent diffusion of the main wiring layer 9.

이와 같은 증착 공정을 완료하고, 패터닝(patterning)하여 소자 전극 및 패드를 접속하기 위한 금속 배선(30)을 형성한다. 금속 배선(30)은 다층 금속층으로 구성될 수 있다.This deposition process is completed and patterned to form a metal wiring 30 for connecting the device electrode and the pad. The metal wire 30 may be formed of a multilayer metal layer.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. Although the preferred embodiments of the present invention have been described in detail above, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims also fall within the scope of the present invention.

본 발명에 의하면, 반도체 기판 상부 전면에 형성하는 절연막의 에지 부분에 에지 플러그를 형성하여 이후에 형성되는 막과의 응착력을 향상시켜 반도체 소자의 신뢰성과 수율을 향상시킬 수 있다.According to the present invention, an edge plug is formed on the edge portion of the insulating film formed on the entire upper surface of the semiconductor substrate, thereby improving adhesion to the film formed later, thereby improving reliability and yield of the semiconductor device.

Claims (7)

소정의 하부 구조를 가지는 반도체 기판,A semiconductor substrate having a predetermined substructure, 상기 반도체 기판 상부 전면에 절연막을 형성하는 단계,Forming an insulating film on the entire upper surface of the semiconductor substrate; 상기 절연막의 액티브 영역에 제1 감광막을 형성하는 단계,Forming a first photosensitive film in an active region of the insulating film, 상기 절연막의 액티브 영역 주변에 해당하는 에지 영역에 부분 식각하여 에지홈을 형성하는 단계,Forming an edge groove by partially etching the edge region around the active region of the insulating layer; 상기 제1 감광막을 제거하는 단계,Removing the first photosensitive film; 상기 절연막의 액티브 영역 및 에지 영역에 제2 감광막을 형성하는 단계,Forming a second photosensitive film in the active region and the edge region of the insulating film, 상기 제2 감광막을 마스크로 하여 상기 절연막에 접촉구를 형성하는 단계,Forming a contact hole in the insulating film using the second photosensitive film as a mask, 상기 제2 감광막을 제거하는 단계,Removing the second photosensitive film; 상기 에지홈 및 상기 접촉구 내벽, 상기 절연막 위에 베리어 금속막을 형성하는 단계,Forming a barrier metal film on the edge groove, the contact inner wall, and the insulating film; 상기 베리어 금속막 위에 텅스텐으로 상기 접촉구 및 상기 에지홈을 채워 플러그와 에지홈을 형성하는 단계, 그리고Filling the contact hole and the edge groove with tungsten on the barrier metal film to form a plug and an edge groove; and 상기 플러그 및 상기 베리어 금속막 위에 금속 배선을 형성하는 단계Forming a metal wire on the plug and the barrier metal layer 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에서,In claim 1, 상기 에지홈에 형성된 상기 에지 플러그는 약 500∼2000Å 정도의 깊이로 형성하는 반도체 소자의 제조 방법.The edge plug formed in the edge groove is formed in a depth of about 500 ~ 2000Å. 제1항에서,In claim 1, 상기 절연막의 에지 영역은 상기 반도체 기판의 테두리에서 2∼5mm 정도의 폭으로 형성하는 반도체 소자의 제조 방법. The edge region of the insulating film is a semiconductor device manufacturing method for forming a width of about 2 to 5mm from the edge of the semiconductor substrate. 액티브 영역과 액티브 영역 주변의 에지 영역을 가지며 소정의 하부 구조를 포함하는 반도체 기판,A semiconductor substrate having an active region and an edge region surrounding the active region and including a predetermined substructure; 상기 반도체 기판 상부 전면에 형성되어 있는 절연막,An insulating film formed on the entire upper surface of the semiconductor substrate, 상기 절연막의 상기 반도체 기판의 에지 영역에 위치하는 부분에 형성되어 있는 에지홈,An edge groove formed in a portion of the insulating film positioned at an edge region of the semiconductor substrate, 상기 절연막의 상기 반도체 기판의 액티브 영역에 형성되어 있는 접촉구,A contact hole formed in an active region of the semiconductor substrate of the insulating film, 상기 에지홈을 채우고 있는 에지 플러그,An edge plug filling the edge groove, 상기 접촉구를 채우고 있는 플러그,A plug filling the contact hole, 상기 플러그와 연결되어 있으며 상기 절연막 위에 형성되어 있는 금속 배선A metal wire connected to the plug and formed on the insulating film 을 포함하는 반도체 소자.Semiconductor device comprising a. 제4항에서,In claim 4, 상기 금속 배선은 하부 베리어막, 주배선층 및 상부 베리어막을 포함하는 반도체 소자.The metal wire may include a lower barrier layer, a main wiring layer, and an upper barrier layer. 제5항에서,In claim 5, 상기 하부 및 상부 베리어막은 Ti 및 TiN으로 이루어져 있고 상기 주배선층 은 알루미늄으로 이루어져 있는 반도체 소자.The lower and upper barrier films are made of Ti and TiN, and the main wiring layer is made of aluminum. 제4항에서,In claim 4, 상기 플러그는 베리어 금속막과 텅스텐으로 이루어져 있는 채움층으로 이루어져 있는 반도체 소자. The plug is a semiconductor device consisting of a barrier metal film and a filling layer consisting of tungsten.
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