JPH10335460A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
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- JPH10335460A JPH10335460A JP15785597A JP15785597A JPH10335460A JP H10335460 A JPH10335460 A JP H10335460A JP 15785597 A JP15785597 A JP 15785597A JP 15785597 A JP15785597 A JP 15785597A JP H10335460 A JPH10335460 A JP H10335460A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、ＣＭＰ（chemical mechanic
al polishing；化学機械研磨）工程を製造工程に含む
半導体装置及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a CMP (chemical mechanic).
The present invention relates to a semiconductor device including a process for manufacturing a semiconductor device and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】図５（ａ）、及び図５（ｂ）は、従来の
半導体装置の層間絶縁膜の形成を工程順に示したもので
ある。この従来の半導体装置では、まず、図５（ａ）に
示すように、フィールド酸化膜２やゲート３等、トラン
ジスタを作り込んだ半導体基板１上に、半導体基板１と
後に形成する配線６とを絶縁する、例えばＯ3−ＴＥＯ
Ｓ（tetraethylortho silicate） ＢＰＳＧ（boron
phosphosilicate glass）から成る層間絶縁膜４を、最
終的に形成される膜厚よりも厚く形成する。2. Description of the Related Art FIGS. 5A and 5B show the formation of an interlayer insulating film of a conventional semiconductor device in the order of steps. In this conventional semiconductor device, first, as shown in FIG. 5A, a semiconductor substrate 1 and a wiring 6 to be formed later are formed on a semiconductor substrate 1 in which transistors are formed, such as a field oxide film 2 and a gate 3. Insulate, eg O 3 -TEO
S (tetraethylortho silicate) BPSG (boron
An interlayer insulating film 4 made of phosphosilicate glass) is formed to be thicker than a finally formed film.
【０００３】次に図５（ｂ）に示すように、ＣＭＰによ
り層間絶縁膜を所望の膜厚に削りもどし、平坦な層間絶
縁膜４−１を形成する。次にコンタクトホールを形成し
（図示せず）、次に配線６を形成するものであった。Next, as shown in FIG. 5B, the interlayer insulating film is cut back to a desired thickness by CMP to form a flat interlayer insulating film 4-1. Next, a contact hole was formed (not shown), and then a wiring 6 was formed.
【０００４】上記のＣＭＰ工程においては、層間絶縁膜
４が形成された半導体基板１上にスラリーを流し、研磨
パッドにて研磨し平坦に削りもどすものだが、この際、
スラリーの凝集物により層間絶縁膜４の表面に微細な欠
陥（キズ）が入り、平坦な層間絶縁膜４−１を形成した
時に、その表面にマイクロスクラッチ５が発生するもの
である。In the above-mentioned CMP process, a slurry is flowed on the semiconductor substrate 1 on which the interlayer insulating film 4 is formed, and the slurry is polished with a polishing pad so as to be flattened back.
Fine defects (scratches) are formed on the surface of the interlayer insulating film 4 by the aggregates of the slurry, and when the flat interlayer insulating film 4-1 is formed, micro scratches 5 are generated on the surface.
【０００５】図６に、表面にマイクロスクラッチが発生
した半導体装置の平面図を示す。図６において、５はマ
イクロスクラッチ、６は配線、４−１は層間絶縁膜を示
している。FIG. 6 is a plan view of a semiconductor device having micro scratches on its surface. In FIG. 6, reference numeral 5 denotes a micro scratch, 6 denotes a wiring, and 4-1 denotes an interlayer insulating film.
【０００６】なお、上記したＣＭＰ処理による層間絶縁
膜表面に生ずるマイクロスクラッチの対策とは相違して
いるが、例えば特開平７−５８１０４号公報には、厚く
成膜された層間絶縁膜中のボイドによってＣＭＰを施し
た後に研磨表面に表出する溝（クラック）をＯ3−ＴＥ
ＯＳで埋め込み表面を平坦化する方法が提案されてい
る。Although it is different from the above-mentioned countermeasures against micro-scratch generated on the surface of the interlayer insulating film by the CMP process, for example, Japanese Patent Application Laid-Open No. 7-58104 discloses Grooves (cracks) appearing on the polished surface after CMP by O 3 -TE
There has been proposed a method of flattening a buried surface with an OS.
【０００７】[0007]
【発明が解決しようとする課題】上記したように、従来
技術においては、半導体装置において、平坦化処理が施
された層間絶縁膜表面のマイクロスクラッチ５を介して
配線間ショートが生じ、半導体装置の歩留まりを低下さ
せる、という問題点を有している。As described above, in the prior art, in a semiconductor device, short-circuiting between wirings occurs via the micro scratch 5 on the surface of the interlayer insulating film subjected to the planarization process, and the semiconductor device has a problem. There is a problem that the yield is reduced.
【０００８】その理由は、マイクロスクラッチ５が発生
していると配線６を形成する際に、配線６を形成する金
属材料がマイクロスクラッチ５内に入り込んで残るから
である。The reason is that when the micro scratch 5 is generated, when forming the wiring 6, the metal material forming the wiring 6 enters the micro scratch 5 and remains.
【０００９】したがって、本発明は、上記従来技術の問
題点を解消すべくなされたものであって、その目的は、
ＣＭＰにより平坦化処理が施されたマイクロスクラッチ
により配線間ショートが発生することを防止し得る半導
体装置及びその製造方法を提供することにある。Accordingly, the present invention has been made to solve the above-mentioned problems of the prior art.
An object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which can prevent a short circuit between wirings from occurring due to micro scratches subjected to planarization processing by CMP.
【００１０】[0010]
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置は、層間絶縁膜をＣＭＰで平坦
化する多層配線構造の半導体装置において、層間絶縁膜
のマイクロスクラッチを埋め込んで表面を平坦化するよ
うに絶縁膜を形成したものである。In order to achieve the above object, a semiconductor device according to the present invention is a semiconductor device having a multilayer wiring structure in which an interlayer insulating film is planarized by CMP. An insulating film is formed so as to flatten the substrate.
【００１１】また、本発明の半導体装置の製造方法は、
トランジスタあるいは配線パターンが形成された凹凸の
ある半導体基板表面上に層間絶縁膜を形成する工程と、
ＣＭＰで表面を平坦化する工程と、ＣＭＰで生じたマイ
クロスクラッチを絶縁膜で埋め込んで平坦化する工程と
を含むことを特徴としたものである。Further, a method of manufacturing a semiconductor device according to the present invention
Forming an interlayer insulating film on the uneven semiconductor substrate surface on which the transistor or the wiring pattern is formed;
It is characterized by including a step of flattening the surface by CMP and a step of flattening by embedding micro scratches generated by CMP with an insulating film.
【００１２】［作用］本発明においては、層間絶縁膜を
ＣＭＰで平坦化する工程の後に、絶縁膜を形成し、ＣＭ
Ｐで生じたマイクロスクラッチを埋め込んで平坦化して
いるため、配線を形成する際にマイクロスクラッチ内へ
の配線材料の入り込み（残り）が無くなり、配線間ショ
ートが防止できる。[Operation] In the present invention, an insulating film is formed after the step of flattening the interlayer insulating film by CMP, and
Since the micro-scratch generated in P is buried and flattened, the wiring material does not enter (remain) in the micro-scratch when forming the wiring, and short-circuit between wirings can be prevented.
【００１３】[0013]
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。Next, an embodiment of the present invention will be described with reference to the drawings.
【００１４】図１乃至図３は、本発明の実施の形態の半
導体装置の製造方法を工程順に模式的に示した工程断面
図である。まず、図１（ａ）に示すように、フィールド
酸化膜２やゲート３等のトランジスタを作り込んだ半導
体基板１上に、ＣＶＤ法により厚さ１．０〜２．５μｍ
の層間絶縁膜４を形成する。1 to 3 are process sectional views schematically showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of processes. First, as shown in FIG. 1A, a semiconductor substrate 1 in which transistors such as a field oxide film 2 and a gate 3 are formed is formed on a semiconductor substrate 1 by a CVD method to a thickness of 1.0 to 2.5 μm.
Is formed.
【００１５】次に、図１（ｂ）に示すように、ＣＭＰに
より、０．７〜１．５μｍの所望の厚さに削りもどし、
平坦な層間絶縁膜４−１を形成する。Next, as shown in FIG. 1 (b), the material is ground back to a desired thickness of 0.7 to 1.5 μm by CMP.
A flat interlayer insulating film 4-1 is formed.
【００１６】次に、図２に示すように、ＣＶＤ法によ
り、厚さ０．０５〜０．３μｍの絶縁膜７を形成する。Next, as shown in FIG. 2, an insulating film 7 having a thickness of 0.05 to 0.3 μm is formed by a CVD method.
【００１７】次に、図３に示すように、コンタクトホー
ルを形成し（図示せず）、次に金属で形成される配線６
を形成するものである。Next, as shown in FIG. 3, a contact hole is formed (not shown), and then a wiring 6 formed of metal is formed.
Is formed.
【００１８】次に、本発明の実施の形態の動作につい
て、図２を参照して説明する。Next, the operation of the embodiment of the present invention will be described with reference to FIG.
【００１９】ＣＭＰにより平坦に形成された層間絶縁膜
４−１には、ＣＭＰの際に発生したマイクロスクラッチ
５が、その表面に発生している。このマイクロスクラッ
チ５を、絶縁膜７を形成することにより埋め込んで平坦
化する。The micro-scratch 5 generated at the time of the CMP is generated on the surface of the interlayer insulating film 4-1 formed flat by the CMP. The micro-scratch 5 is buried and flattened by forming an insulating film 7.
【００２０】これにより、後に配線６を形成する際に、
マイクロスクラッチ５内に配線を形成する金属材料が入
り込まず、配線間ショートが防止できる。Thus, when the wiring 6 is formed later,
The metal material forming the wiring does not enter the micro-scratch 5, so that a short circuit between the wirings can be prevented.
【００２１】[0021]
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of the present invention;
【００２２】［実施例１］図１及び図３に示した工程断
面図を参照して、本発明の一実施例の製造方法について
説明する。まず、図１（ａ）に示すように、フィールド
酸化膜２やゲート３等のトランジスタを作り込んだ半導
体基板１上に、Ｏ3−ＴＥＯＳ ＢＰＳＧからなる厚さ
１．３μｍの層間絶縁膜４を形成する。Ｏ3−ＴＥＯＳ
ＢＰＳＧ膜は、リフロー及び膜の焼き固めに８００
℃、３０秒程のＮ2ランプアニール等の熱処理を行うも
のである。[Embodiment 1] A manufacturing method according to an embodiment of the present invention will be described with reference to the process sectional views shown in FIGS. First, as shown in FIG. 1A, a 1.3 μm thick interlayer insulating film 4 made of O 3 -TEOS BPSG is formed on a semiconductor substrate 1 on which transistors such as a field oxide film 2 and a gate 3 are formed. Form. O 3 -TEOS
The BPSG film has a thickness of 800 for reflow and hardening of the film.
A heat treatment such as N 2 lamp annealing at about 30 ° C. for about 30 seconds is performed.
【００２３】次に、図１（ｂ）に示すように、ＣＭＰに
より層間絶縁膜４を削りもどし、厚さ１．０μｍの平坦
な層間絶縁膜４−１を形成する。Next, as shown in FIG. 1B, the interlayer insulating film 4 is removed by CMP to form a flat interlayer insulating film 4-1 having a thickness of 1.0 μm.
【００２４】次に、図２に示すように、プラズマＴＥＯ
Ｓ酸化膜（プラズマＴＥＯＳ ＣＶＤにより形成される
酸化膜）からなる厚さ０．１μｍの絶縁膜７を形成す
る。Next, as shown in FIG.
An insulating film 7 made of an S oxide film (an oxide film formed by plasma TEOS CVD) and having a thickness of 0.1 μm is formed.
【００２５】次に、図３に示すように、コンタクトホー
ルを形成し（図示せず）、次に、アルミニウム等からな
る配線６をフォトレジストでパターン形成し、ドライエ
ッチング等により形成するものである。Next, as shown in FIG. 3, a contact hole is formed (not shown), and then a wiring 6 made of aluminum or the like is formed by patterning a photoresist, and is formed by dry etching or the like. .
【００２６】次に、本発明の実施例の動作について、図
２を参照して説明する。Next, the operation of the embodiment of the present invention will be described with reference to FIG.
【００２７】ＣＭＰにより平坦に形成された層間絶縁膜
４−１には、ＣＭＰの際に発生したマイクロスクラッチ
５が、その表面に発生している。このマイクロスクラッ
チ５は溝幅０．１μｍ程度、深さ０．２μｍ程度の大き
さであり、プラズマＴＥＯＳ酸化膜からなる厚さ０．１
μｍの絶縁膜７を形成することにより、埋め込んで、平
坦化できる。The micro-scratch 5 generated at the time of the CMP is generated on the surface of the interlayer insulating film 4-1 formed flat by the CMP. The micro-scratch 5 has a groove width of about 0.1 μm and a depth of about 0.2 μm, and has a thickness of 0.1 μm made of a plasma TEOS oxide film.
By forming the insulating film 7 of μm, it can be buried and flattened.
【００２８】これにより、後にアルミニウム等からなる
配線６をフォトレジストでパターン形成し、ドライエッ
チング等により形成する際、マイクロスクラッチ５内に
配線６を形成するアルミニウム等がが入り込まず、配線
間ショートが防止できる。Thus, when the wiring 6 made of aluminum or the like is later formed by patterning with a photoresist and formed by dry etching or the like, the aluminum or the like forming the wiring 6 does not enter the micro scratch 5 and a short circuit between the wirings occurs. Can be prevented.
【００２９】絶縁膜７の材質については、Ｏ3−ＴＥＯ
Ｓ ＢＰＳＧ等でも良いが、膜の焼き固めに熱処理工程
が必要であり、熱処理工程を必要としないプラズマＴＥ
ＯＳ酸化膜が最も良い。厚さも０．１〜０．２μｍ程度
の厚さが好ましく、マイクロスクラッチ５を埋め込み平
坦化できる。As for the material of the insulating film 7, O 3 -TEO
SBPSG or the like may be used. However, a heat treatment step is required for hardening the film, and a plasma TE that does not require the heat treatment step is used.
OS oxide film is best. The thickness is also preferably about 0.1 to 0.2 μm, and the micro scratch 5 can be buried and flattened.
【００３０】［実施例２］これまで、トランジスタを作
り込んだ半導体基板上への実施例について説明したが、
次に、配線パターンの形成された半導体基板上に本発明
を適用した場合の実施例について説明する。図４は、本
発明の第２の実施例の製造方法について説明するための
工程断面図である。[Embodiment 2] The embodiment on the semiconductor substrate in which the transistor is formed has been described.
Next, an example in which the present invention is applied to a semiconductor substrate on which a wiring pattern is formed will be described. FIG. 4 is a process sectional view for explaining the manufacturing method of the second embodiment of the present invention.
【００３１】まず、図４（ａ）に示すように、配線６の
形成された半導体基板１上に、プラズマＴＥＯＳ酸化膜
からなる厚さ１．８μｍの層間絶縁膜４を形成する。配
線６はアルミニウム等からなり、高さ０．６μｍ、幅
０．７μｍで、隣接する配線間の最小間隔は０．９μｍ
に形成されている。First, as shown in FIG. 4A, a 1.8 μm thick interlayer insulating film 4 made of a plasma TEOS oxide film is formed on the semiconductor substrate 1 on which the wiring 6 is formed. The wiring 6 is made of aluminum or the like, has a height of 0.6 μm and a width of 0.7 μm, and the minimum distance between adjacent wirings is 0.9 μm.
Is formed.
【００３２】次に、図４（ｂ）に示すように、ＣＭＰに
より層間絶縁膜４を削りもどし、厚さ１．０μｍの平坦
な層間絶縁膜４−１を形成する。Next, as shown in FIG. 4B, the interlayer insulating film 4 is removed by CMP to form a flat interlayer insulating film 4-1 having a thickness of 1.0 μm.
【００３３】次に、図４（ｃ）に示すように、プラズマ
ＴＥＯＳ酸化膜からなる厚さ０．１μｍの絶縁膜７を形
成する。ＣＭＰにより平坦に形成された層間絶縁膜４−
１には、ＣＭＰの際に発生したマイクロスクラッチ５が
その表面に発生している。このマイクロスクラッチ５
は、溝幅０．１μｍ程度、深さ０．２μｍ程度の大きさ
であり、プラズマＴＥＯＳ酸化膜からなる厚さ０．１μ
ｍの絶縁膜７を形成することにより埋め込んで平坦化で
きる。Next, as shown in FIG. 4C, an insulating film 7 made of a plasma TEOS oxide film and having a thickness of 0.1 μm is formed. Interlayer insulating film 4- formed flat by CMP
In No. 1, micro scratches 5 generated during CMP are generated on the surface. This micro scratch 5
Has a groove width of about 0.1 μm and a depth of about 0.2 μm, and has a thickness of 0.1 μm comprising a plasma TEOS oxide film.
By forming the m insulating film 7, it can be buried and flattened.
【００３４】次に、スルーホールを形成し（図示せ
ず）、次にアルミニウム等からなる上層配線８をフォト
レジストでパターン形成し、ドライエッチ等により形成
するものである。上層配線８を形成する際、絶縁膜７に
てマイクロスクラッチ５を埋め込んでいるため、マイク
ロスクラッチ５間に上層配線８を形成するアルミニウム
等が入り込まず、配線間ショートが防止できる。Next, a through hole is formed (not shown), and then an upper wiring 8 made of aluminum or the like is formed by patterning with a photoresist, and is formed by dry etching or the like. When the upper wiring 8 is formed, the micro-scratch 5 is buried in the insulating film 7, so that aluminum or the like forming the upper wiring 8 does not enter between the micro-scratches 5, and a short circuit between the wirings can be prevented.
【００３５】配線パターンが形成された半導体基板は、
配線パターンが溶けてしまうため、高温での熱処理はで
きない。このため、Ｏ3−ＴＥＯＳ ＢＰＳＧ等、膜の
焼き固めに高温での熱処理が必要な膜の層間絶縁膜４、
および絶縁膜７への適用は困難である。The semiconductor substrate having the wiring pattern formed thereon is:
Since the wiring pattern is melted, heat treatment at a high temperature cannot be performed. For this reason, an interlayer insulating film 4, such as O 3 -TEOS BPSG, which requires a heat treatment at a high temperature to harden the film,
And application to the insulating film 7 is difficult.
【００３６】これより、絶縁膜７の材質については、熱
処理を必要としない、プラズマＴＥＯＳ酸化膜が最も良
い。厚さも０．１〜０．２μｍ程度の厚さが好ましく、
マイクロスクラッチ５を埋め込み平坦化できる。From the above, as the material of the insulating film 7, a plasma TEOS oxide film which does not require heat treatment is best. The thickness is also preferably about 0.1 to 0.2 μm,
The micro scratch 5 can be buried and flattened.
【００３７】[0037]
【発明の効果】以上説明したように、本発明によれば、
マイクロスクラッチを介した配線間ショートの発生を防
止するという効果を奏する。これにより、半導体装置の
信頼性及び歩留まりを向上する。As described above, according to the present invention,
This has the effect of preventing the occurrence of a short circuit between wirings via micro scratches. Thereby, the reliability and the yield of the semiconductor device are improved.
【００３８】その理由は、本発明においては、層間絶縁
膜をＣＭＰで平坦化する工程の後に、絶縁膜を形成し、
ＣＭＰで生じたマイクロスクラッチを埋め込んで平坦化
しているため、配線を形成する際にマイクロスクラッチ
内への配線材料の入り込み（残り）が無くなるからであ
る。The reason is that in the present invention, an insulating film is formed after the step of flattening the interlayer insulating film by CMP,
This is because the micro-scratch generated by the CMP is buried and flattened, so that the wiring material does not enter (remain) the micro-scratch when forming the wiring.
【図１】本発明の半導体装置の製造方法の一実施例を工
程順に示す断面図である。FIG. 1 is a sectional view showing an embodiment of a method for manufacturing a semiconductor device according to the present invention in the order of steps.
【図２】本発明の半導体装置の製造方法の一実施例を工
程順に示す断面図である。FIG. 2 is a sectional view showing one embodiment of a method for manufacturing a semiconductor device according to the present invention in the order of steps.
【図３】本発明の半導体装置の製造方法の一実施例を工
程順に示す断面図である。FIG. 3 is a sectional view showing one embodiment of a method for manufacturing a semiconductor device of the present invention in the order of steps.
【図４】本発明の半導体装置の製造方法の第２の実施例
を工程順に示す断面図である。FIG. 4 is a sectional view showing a second embodiment of the method of manufacturing a semiconductor device according to the present invention in the order of steps.
【図５】従来の半導体装置の製造方法の一例を工程順に
示す断面図である。FIG. 5 is a cross-sectional view showing an example of a conventional method for manufacturing a semiconductor device in the order of steps.
【図６】従来の半導体装置の一例の配線形成後の平面図
である。FIG. 6 is a plan view of an example of a conventional semiconductor device after wiring is formed.
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート ４、４−１ 層間絶縁膜 ５ マイクロスクラッチ ６ 配線 ７ 絶縁膜 ８ 上層配線 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Field oxide film 3 Gate 4, 4-1 Interlayer insulating film 5 Micro scratch 6 Wiring 7 Insulating film 8 Upper wiring
Claims (6)
al polishing；化学機械研磨）で平坦化する多層配線
構造の半導体装置において、 前記層間絶縁膜のマイクロスクラッチ（微細表面欠陥）
を埋め込んで表面を平坦化するように絶縁膜が形成され
ている、ことを特徴とする半導体装置。An interlayer insulating film is formed by a CMP (chemical mechanic).
In a semiconductor device having a multilayer wiring structure planarized by al polishing (chemical mechanical polishing), a micro scratch (micro surface defect) of the interlayer insulating film is provided.
A semiconductor device, wherein an insulating film is formed so as to planarize the surface by embedding the insulating film.
であることを特徴とする請求項１記載の半導体装置。2. The method according to claim 1, wherein said insulating film has a thickness of about 0.1 to 0.2 μm.
The semiconductor device according to claim 1, wherein
た酸化膜よりなることを特徴とする請求項１記載の半導
体装置。3. The semiconductor device according to claim 1, wherein said insulating film comprises an oxide film formed by CVD or the like.
りなることを特徴とする請求項１記載の半導体装置。4. The semiconductor device according to claim 1, wherein said insulating film comprises a plasma TEOS oxide film.
al polishing；化学機械研磨）で平坦化する多層配線
構造の半導体装置において、 前記層間絶縁膜表面の前記ＣＭＰの際に発生したマイク
ロスクラッチ（微細表面欠陥）を埋め込んで表面を平坦
化する、好ましくは、プラズマＴＥＯＳ酸化膜よりなる
絶縁膜を備え、 前記絶縁層の上に配線を形成することにより、前記マイ
クロスクラッチ内に配線を形成する金属材料が入り込ま
ず、配線間ショートを防止するようにしたことを特徴と
する半導体装置。5. The method according to claim 1, wherein the interlayer insulating film is formed by a CMP (chemical mechanic).
In a semiconductor device having a multilayer wiring structure that is planarized by al polishing (chemical mechanical polishing), the surface is planarized by embedding micro scratches (fine surface defects) generated during the CMP on the surface of the interlayer insulating film, preferably. An insulating film made of a plasma TEOS oxide film, wherein a wiring is formed on the insulating layer so that a metal material for forming a wiring does not enter the micro scratch and a short circuit between the wirings is prevented. A semiconductor device characterized by the above-mentioned.
が形成された凹凸のある半導体基板表面上に層間絶縁膜
を形成する工程と、 （ｂ）ＣＭＰで表面を平坦化する工程と、 （ｃ）前記ＣＭＰで生じたマイクロスクラッチを絶縁膜
で埋め込んで平坦化する工程と、 を含むことを特徴とする半導体装置の製造方法。6. A step of forming an interlayer insulating film on an uneven semiconductor substrate surface having a transistor or a wiring pattern formed thereon, a step of flattening the surface by CMP, and a step of flattening the surface by CMP. Burying a micro-scratch generated by CMP with an insulating film and planarizing the micro-scratch.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15785597A JPH10335460A (en) | 1997-05-30 | 1997-05-30 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15785597A JPH10335460A (en) | 1997-05-30 | 1997-05-30 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335460A true JPH10335460A (en) | 1998-12-18 |
Family
ID=15658855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15785597A Pending JPH10335460A (en) | 1997-05-30 | 1997-05-30 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335460A (en) |
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