KR100609525B1 - Method for forming semiconductor device - Google Patents

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Abstract

본 발명은 핀 게이트 영역의 크기를 게이트 전극의 선폭 이하 및 활성 영역의 선폭 이상으로 형성하여 채널 영역 상부의 게이트 하부 전극층 패턴의 높이와 소자 분리막 상부의 게이트 하부 전극층 패턴의 높이가 동일하도록 형성함으로써 게이트 하부 전극층의 높이 차이로 인하여 발생하는 식각 공정 시간의 증가와 게이트 산화막 및 반도체 기판의 식각을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.According to an embodiment of the present invention, the size of the pin gate region is less than the line width of the gate electrode and the width of the active region so that the height of the gate lower electrode layer pattern on the channel region and the gate lower electrode layer pattern on the device isolation layer are the same. The present invention relates to a method of manufacturing a semiconductor device capable of preventing an increase in an etching process time and etching of a gate oxide film and a semiconductor substrate caused by a difference in height between lower electrode layers.

Description

반도체 소자의 제조 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR FORMING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 반도체 소자의 레이아웃을 도시한 평면도.1 is a plan view showing the layout of a semiconductor device according to the prior art;

도 2a 내지 도 2f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 3은 본 종래 기술에 따른 반도체 소자를 부분적으로 도시한 단면도.3 is a cross-sectional view partially showing a semiconductor device according to the prior art;

도 4는 본 발명에 따른 반도체 소자의 레이아웃을 도시한 평면도.4 is a plan view showing the layout of a semiconductor device according to the present invention;

도 5a 내지 도 5f는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.5A through 5F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.

도 6은 본 발명의 제1 실시예에 따른 반도체 소자를 부분적으로 도시한 단면도.6 is a cross-sectional view partially showing a semiconductor device according to a first embodiment of the present invention;

도 7a 내지 도 7f는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.7A to 7F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 핀 게이트 영역의 크기를 게이트 전극의 선폭 이하 및 활성 영역의 단축 방향으로는 활성 영역의 선 폭 이상으로 형성하여 채널 영역 상부의 게이트 하부 전극층 패턴의 높이와 소자 분리막 상부의 게이트 하부 전극층 패턴의 높이가 동일하도록 형성함으로써 게이트 하부 전극층의 높이 차이로 인하여 발생하는 식각 공정 시간의 증가와 게이트 산화막 및 반도체 기판의 식각을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. In particular, the size of the fin gate region is formed to be less than or equal to the line width of the gate electrode and more than or equal to the line width of the active region in the shorter direction of the active region. A method of manufacturing a semiconductor device capable of preventing the increase in the etching process time and the etching of the gate oxide film and the semiconductor substrate by forming the height and the height of the lower gate electrode pattern on the device isolation layer to be the same. It is about.

도 1은 본 발명에 따른 반도체 소자의 레이아웃을 도시한 평면도이다.1 is a plan view showing the layout of a semiconductor device according to the present invention.

도 1을 참조하면, 반도체 기판 상부에 소자 분리막(60), 활성 영역(10a) 및 활성 영역(10a)과 교차하는 워드라인인 게이트 구조물(110)이 형성되어 있다. 게이트 구조물(110)의 선폭은 E이다. 통상적으로, 핀 게이트 영역은 따로 정의되어 있지 않거나 라인형으로 정의되며 여기서는 따로 정의되지 않은 경우를 예로 들어 설명한다. 이 경우에 핀 게이트 영역은 라인형으로서 게이트 구조물(110) 하부에 구비된다.Referring to FIG. 1, a gate structure 110, which is a word line intersecting the device isolation layer 60, the active region 10a, and the active region 10a, is formed on the semiconductor substrate. The line width of the gate structure 110 is E. In general, the fin gate region is not defined separately or is defined in a line shape, and will be described by taking an example in which the fin gate region is not defined separately. In this case, the fin gate region is provided under the gate structure 110 as a line.

도 2a 내지 도 2f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 2a(i) 내지 도 2f(i)는 도 1의 I-I'을 따른 단면을 도시한 것이며, 도 2a(ii) 내지 도 2f(ii)는 도 1의 II-II'을 따른 단면을 도시한 것이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art, and FIGS. 2A to 2F are cross-sectional views taken along line II ′ of FIG. 1, and FIG. 2A. (ii) to 2f (ii) show a cross section along II-II 'of FIG.

도 2a를 참조하면, 반도체 기판(10) 상부에 패드 산화막(20) 및 패드 질화막(30)을 적층한다. 다음에는, 소자 분리 예정 영역의 패드 질화막(30), 패드 산화막(20) 및 소정 두께의 반도체 기판(10)을 제거하여 트렌치(35)를 형성한다. 그 다음에, 트렌치(35) 상부 코너의 반도체 기판(10)을 식각하여 상부 코너를 라운딩한다. 트렌치(35) 상부 코너의 반도체 기판(200)을 식각하는 공정에서 패드 산화막(20) 및 패드 질화막(30)의 측벽도 일부 식각된다.Referring to FIG. 2A, a pad oxide film 20 and a pad nitride film 30 are stacked on the semiconductor substrate 10. Next, the trench 35 is formed by removing the pad nitride film 30, the pad oxide film 20, and the semiconductor substrate 10 having a predetermined thickness from the device isolation region. Next, the semiconductor substrate 10 in the upper corner of the trench 35 is etched to round the upper corner. In the process of etching the semiconductor substrate 200 in the upper corner of the trench 35, sidewalls of the pad oxide layer 20 and the pad nitride layer 30 are also etched.

도 2b를 참조하면, 실리콘 표면 처리 공정을 수행하여 상기 라운딩된 트렌치(35) 상부 코너의 반도체 기판(10)을 더욱 둥글게 라운딩한다.Referring to FIG. 2B, a silicon surface treatment process may be performed to round the semiconductor substrate 10 in the upper corner of the rounded trench 35.

도 2c를 참조하면, 트렌치(35)의 표면을 포함하는 전체 표면 상부에 측벽 산화막(40) 및 라이너 질화막(50)을 형성한 후 전체 표면 상부에 트렌치(35)를 매립하는 소자 분리용 절연막(미도시)을 형성하고 패드 질화막(30)이 노출될 때까지 연마하여 활성 영역(10a)을 정의하는 소자 분리막(60)을 형성한다. 다음에는, 웰 및 채널 임플랜트 공정을 수행하여 셀 트랜지스터 영역을 도핑한다.Referring to FIG. 2C, after forming the sidewall oxide film 40 and the liner nitride film 50 on the entire surface including the surface of the trench 35, an insulating layer for device isolation to fill the trench 35 over the entire surface of the trench 35. (Not shown) is formed and polished until the pad nitride layer 30 is exposed to form the device isolation layer 60 defining the active region 10a. Next, the cell transistor region is doped by performing a well and channel implant process.

도 2d를 참조하면, 셀 영역의 소자 분리막(60)과 패드 질화막(30)의 측벽과 라이너 질화막(50) 사이의 측벽 산화막(40)을 일정 두께 식각하고 추가적으로 패드 질화막(30) 및 라이너 질화막(50)을 식각한다.Referring to FIG. 2D, the sidewall oxide layer 40 between the device isolation layer 60 and the sidewall of the pad nitride layer 30 and the liner nitride layer 50 in the cell region is etched to a predetermined thickness and additionally, the pad nitride layer 30 and the liner nitride layer ( Etch 50).

도 2e를 참조하면, 패드 산화막(20) 및 측벽 산화막(40)을 식각하여 반도체 기판(10)을 노출시키고 노출된 반도체 기판(10)의 표면에 게이트 산화막(70)을 형성한다. 다음에는, 전체 표면 상부에 소자 분리막(60)이 식각되어 생성된 공간을 매립하는 하부 게이트 전극층(80)을 형성한 후 그 상부에 하부 게이트 전극층(80), 상부 게이트 전극층(90) 및 하드 마스크층(100)을 적층한다.Referring to FIG. 2E, the pad oxide layer 20 and the sidewall oxide layer 40 are etched to expose the semiconductor substrate 10, and the gate oxide layer 70 is formed on the exposed surface of the semiconductor substrate 10. Next, after forming the lower gate electrode layer 80 filling the space generated by etching the device isolation layer 60 over the entire surface, the lower gate electrode layer 80, the upper gate electrode layer 90 and the hard mask Layer 100 is stacked.

도 2f를 참조하면, 하드 마스크층(100), 상부 게이트 전극층(90) 및 하부 게이트 전극층(80)을 패터닝하여 하부 게이트 전극층 패턴(80a), 상부 게이트 전극층 패턴(90a) 및 하드 마스크층 패턴(100a)의 적층 구조로 이루어진 워드라인인 게이트 구조물(110)을 형성한다.Referring to FIG. 2F, the hard mask layer 100, the upper gate electrode layer 90, and the lower gate electrode layer 80 are patterned to form the lower gate electrode layer pattern 80a, the upper gate electrode layer pattern 90a, and the hard mask layer pattern ( A gate structure 110 that is a word line formed of a stacked structure of 100a is formed.

도 3은 본 종래 기술에 따른 반도체 소자를 부분적으로 도시한 단면도이다.3 is a cross-sectional view partially showing a semiconductor device according to the related art.

도 3을 참조하면, 입체 구조를 가지는 트랜지스터에서는 채널 영역을 게이트 전극이 3면에서 둘러싸고 있으므로 채널 영역이 게이트 전압에 의하여 완전히 공핍되므로 소스 및 드레인 전압의 차이에 의한 소스/드레인 전계가 채널 영역을 완전히 관통해서 영향을 미칠 수 없으므로 단채널 효과가 평면 트랜지스터에 비하여 상당히 개선된다는 장점이 있다. 그러나, 종래 기술에 따른 입체 구조를 가지는 트랜지스터는 소자 분리막 상부의 게이트 하부 전극층 패턴의 높이가 채널 영역 상부의 게이트 하부 전극층 패턴의 높이보다 크기 때문에 게이트 전극 식각시 채널 영역 상부의 게이트 하부 전극층의 식각이 완료된 후에도 상당시간 동안 소자 분리막 상부의 게이트 하부 전극층을 식각하여야 한다. 따라서 소자 분리막 상부의 게이트 하부 전극층 식각시 게이트 산화막과 반도체 기판이 식각되어 손상이 발생하게 되며 이로 인하여 누설 전류가 증가하고 리프레시 특성이 저하된다는 문제점이 있다.Referring to FIG. 3, in the transistor having a three-dimensional structure, the channel region is surrounded by three sides of the gate electrode, so that the channel region is completely depleted by the gate voltage, so that the source / drain electric field due to the difference between the source and drain voltage completely covers the channel region. Since it cannot penetrate through, there is an advantage that the short channel effect is significantly improved compared to the planar transistor. However, in the transistor having a three-dimensional structure according to the prior art, since the height of the gate lower electrode layer pattern on the device isolation layer is greater than the height of the gate lower electrode layer pattern on the channel region, the etching of the gate lower electrode layer on the channel region is difficult. After completion, the gate lower electrode layer on the device isolation layer must be etched for a considerable time. As a result, when the gate lower electrode layer is etched on the device isolation layer, the gate oxide layer and the semiconductor substrate are etched to cause damage, thereby increasing the leakage current and reducing the refresh characteristics.

상기 문제점을 해결하기 위하여, 핀 게이트 영역의 크기를 게이트 길이 방향으로는 게이트 전극의 선폭 이하 및 활성 영역의 단축 방향으로는 활성 영역의 선폭보다 크도록 형성하여 채널 영역 상부의 게이트 하부 전극층 패턴의 높이와 소자 분리막 상부의 게이트 하부 전극층 패턴의 높이가 동일하도록 형성함으로써 게이트 하부 전극층의 높이 차이로 인하여 발생하는 식각 공정 시간의 증가와 게이트 산화막 및 반도체 기판의 식각을 방지할 수 있는 반도체 소자의 제조 방법을 제거하는 것을 그 목적으로 한다.In order to solve the above problem, the size of the pin gate region is formed to be smaller than the line width of the gate electrode in the gate length direction and larger than the line width of the active region in the short axis direction of the active region, thereby increasing the height of the lower gate electrode layer pattern on the channel region. And a method of manufacturing a semiconductor device capable of preventing an increase in etching process time and etching of the gate oxide film and the semiconductor substrate by forming the same height of the lower gate electrode pattern on the device isolation layer so as to have the same height. It is for that purpose.

본 발명에 따른 반도체 소자의 제조 방법은 (a) 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하는 단계와, (b) 소자 분리 예정 영역의 패드 질화막, 패드 산화막 및 소정 두께의 반도체 기판을 식각하여 트렌치를 형성하는 단계와, (c) 상기 트렌치의 표면에 측벽 산화막 및 라이너 질화막을 형성하는 단계와, (d) 상기 트렌치를 매립하여 활성 영역을 정의하는 소자 분리막을 형성하는 단계와, (e) 아일랜드형 핀 게이트 예정 영역의 상기 패드 질화막, 측벽 산화막, 라이너 질화막 및 소자 분리막을 식각하여 상기 활성 영역의 측벽을 노출시키는 리세스를 형성하되, 상기 패드 질화막은 제거되도록 식각하는 단계와, (f) 활성 영역의 상부면 및 노출된 측벽에 게이트 산화막을 형성하는 단계와, (g) 전체 표면 상부에 적어도 상기 핀 게이트 예정 영역을 매립하는 하부 게이트 전극층을 형성하는 단계와, (h) 상기 하부 게이트 전극층 상부에 상부 게이트 전극층 및 하드 마스크층을 형성하는 단계 및 (i) 상기 하드 마스크층, 상부 게이트 전극층 및 하부 게이트 전극층을 패터닝하여 게이트 구조물을 형성하는 단계를 포함하되, 상기 아일랜드형 핀 게이트 영역은 상기 게이트 길이 방향으로는 상기 게이트 구조물의 선폭보다 작으며, 상기 활성 영역 단축 방향으로는 상기 활성 영역의 단축의 선폭보다 큰 것을 특징으로 한다.The method of manufacturing a semiconductor device according to the present invention comprises the steps of (a) forming a pad oxide film and a pad nitride film on the semiconductor substrate, and (b) etching the pad nitride film, the pad oxide film, and the semiconductor substrate having a predetermined thickness in a region to be separated from the device. Forming a trench; (c) forming a sidewall oxide film and a liner nitride film on the surface of the trench; (d) embedding the trench to form an isolation layer defining an active region; and (e) Etching the pad nitride layer, the sidewall oxide layer, the liner nitride layer, and the device isolation layer in the island-type fin gate predetermined region to form a recess to expose the sidewall of the active region, wherein the pad nitride layer is etched to be removed; (f) Forming a gate oxide film on the top surface and exposed sidewalls of the active region; Forming a buried lower gate electrode layer; (h) forming an upper gate electrode layer and a hard mask layer on the lower gate electrode layer; and (i) patterning the hard mask layer, the upper gate electrode layer, and the lower gate electrode layer. And forming a gate structure, wherein the island-type fin gate region is smaller than the line width of the gate structure in the gate length direction and larger than the line width of the short axis of the active region in the direction of shortening the active region. It is done.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 4는 본 발명에 따른 반도체 소자의 레이아웃을 도시한 평면도이다.4 is a plan view showing the layout of a semiconductor device according to the present invention.

도 4를 참조하면, 반도체 기판 상부에 소자 분리막(250), 활성 영역(200a) 및 활성 영역(200a)과 교차하는 워드라인인 게이트 구조물(320)이 형성되어 있다. 활성 영역(200a)의 선폭은 Fy 이며, 게이트 구조물(320) 사이의 간격은 Fx이다. 핀 게이트 영역(260)은 직사각형 또는 다각형의 아일랜드형(island type)으로서 게이트 구조물(320) 하부에 구비되며, 직사각형인 경우 게이트 구조물(320)의 폭(Fx)보다 좌우로 각각 D만큼 작고, 활성 영역(200a)의 선폭(Fy)보다 상하로 각각 E만큼 크다(단, 0≤D<0.5Fx, 0<E<0.75Fy).Referring to FIG. 4, a gate structure 320 that is a word line intersecting the device isolation layer 250, the active region 200a, and the active region 200a is formed on the semiconductor substrate. The line width of the active region 200a is Fy, and the spacing between the gate structures 320 is Fx. The fin gate region 260 is a rectangular or polygonal island type provided below the gate structure 320, and in the case of a rectangular shape, the fin gate area 260 is smaller than the width Fx of the gate structure 320 by left and right sides, respectively, and is active. It is larger than the line width Fy of the area 200a by E, respectively, provided that 0≤D <0.5F x , 0 <E <0.75F y ).

도 5a 내지 도 5f는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 5a(i) 내지 도 5f(i)는 도 4의 I-I'을 따른 단면을 도시한 것이며, 도 5a(ii) 내지 도 5f(ii)는 도 4의 II-II'을 따른 단면을 도시한 것이다.5A to 5F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention. FIGS. 5A to 5F are cross-sectional views taken along line II ′ of FIG. 4. 5a (ii) to 5f (ii) show a cross section along II-II 'of FIG.

도 5a를 참조하면, 반도체 기판(200) 상부에 패드 산화막(210) 및 패드 질화막(220)을 적층한다. 다음에는, 소자 분리 예정 영역의 패드 질화막(220), 패드 산화막(210) 및 소정 두께의 반도체 기판(200)을 식각하여 트렌치(미도시)를 형성한다.Referring to FIG. 5A, a pad oxide film 210 and a pad nitride film 220 are stacked on the semiconductor substrate 200. Next, a trench (not shown) is formed by etching the pad nitride film 220, the pad oxide film 210, and the semiconductor substrate 200 having a predetermined thickness in the device isolation region.

그 다음에, 상기 트렌치의 표면을 포함하는 전체 표면 상부에 측벽 산화막(230) 및 라이너 질화막(240)을 형성한 후 전체 표면 상부에 상기 트렌치를 매립하는 소자 분리용 절연막(미도시)을 형성하고 패드 질화막(220)이 노출될 때까지 연마하여 활성 영역(200a)을 정의하는 소자 분리막(250)을 형성한다. 다음에는, 웰 및 채널 임플랜트 공정을 수행하여 셀 트랜지스터 영역을 도핑한다.Next, a sidewall oxide film 230 and a liner nitride film 240 are formed over the entire surface including the trench surface, and then an insulating film for isolation of an element (not shown) filling the trench is formed over the entire surface. The device isolation layer 250 defining the active region 200a is formed by polishing the pad nitride layer 220 until the pad nitride layer 220 is exposed. Next, the cell transistor region is doped by performing a well and channel implant process.

도 5b를 참조하면, 전체 표면 상부에 감광막(미도시)을 형성하고 선택적으로 노광 및 현상하여 도 4의 핀 게이트 영역(260)을 노출시키는 아일랜드형(island type) 윈도우를 정의하는 감광막 패턴(미도시)을 형성한다. 즉, 게이트 길이 방향으로는 게이트 전극(320)의 선폭보다 좌우로 각각 D만큼 작으며, 활성 영역(200a) 단축 방향으로는 활성 영역(200a)의 단축의 선폭보다 각각 E만큼 큰 핀 게이트 영역(260)을 정의하는 패턴이 구비된 마스크를 이용한 노광 및 현상 공정을 수행하여 채널 영역의 일부 및 채널 영역과 인접한 측벽 산화막(230), 라이너 질화막(240) 및 소자 분리막(250)을 노출시키는 감광막 패턴(미도시)을 형성한다. 여기서 Fx는 게이트 사이의 간격, Fy는 활성 영역(200a)의 선폭이며, 0≤D<0.5Fx, 0<E<0.75Fy인 것이 바람직하다.Referring to FIG. 5B, a photoresist pattern (not shown) defining an island type window for forming a photoresist film (not shown) over the entire surface and selectively exposing and developing the semiconductor device to expose the fin gate region 260 of FIG. 4. C). That is, in the gate length direction, each of the pin gate regions D is smaller than the line width of the gate electrode 320 by D, and larger than the line width of the short axis of the active region 200a in the shorter direction of the active region 200a. A photoresist pattern for exposing a portion of the channel region and the sidewall oxide layer 230, the liner nitride layer 240, and the device isolation layer 250 by performing an exposure and development process using a mask having a pattern defining a pattern 260. (Not shown) is formed. Where F x is the spacing between the gates, and F y is the line width of the active region 200a, preferably 0 ≦ D <0.5F x , 0 <E <0.75F y .

다음에는, 상기 감광막 패턴을 마스크로 노출된 소자 분리막(250)을 소정 두께 식각한다. 여기서, 상기 감광막 패턴에 의해 노출된 표면이 측벽 산화막(230) 에 비하여 소자 분리막(250)이 더 크기 때문에 패드 질화막(220), 측벽 산화막(230), 라이너 질화막(240) 및 소자 분리막(250)이 모두 노출되어 있어도 소자 분리막(250)의 식각 속도가 가장 크다. 따라서 소자 분리막(250)이 제일 많이 식각되고 패드 질화막(220), 측벽 산화막(230), 라이너 질화막(240)도 식각 선택비에 따라 식각된다.Next, the device isolation layer 250 having the photoresist pattern exposed as a mask is etched by a predetermined thickness. Since the surface of the photoresist pattern exposed by the photoresist layer pattern is larger than the sidewall oxide layer 230, the pad nitride layer 220, the sidewall oxide layer 230, the liner nitride layer 240, and the device isolation layer 250 are larger. Even if all of these are exposed, the etching rate of the device isolation layer 250 is the highest. Therefore, the device isolation layer 250 is etched the most, and the pad nitride layer 220, the sidewall oxide layer 230, and the liner nitride layer 240 are also etched according to the etching selectivity.

도 5c를 참조하면, 상기 감광막 패턴을 제거하고 패드 질화막(220)과 라이너 질화막(240)을 바람직하게는 습식각하여 제거한다. 여기서 패드 질화막(220)과 라이너 질화막(240)을 제거하기 전 또는 제거한 후에 식각된 핀 게이트 영역(260)의 측면을 통하여 반도체 기판에 붕소 계열의 불순물을 경사 이온을 주입할 수도 있다. 다음은 측벽 산화막(230)을 습식각 공정으로 제거하여 활성 영역(200a)의 측면을 노출시킨다. 이 때 측벽 산화막(230)의 식각 공정에서는 패드 산화막(210)과 소자 분리막(250)이 동시에 소정 두께 식각되는데, 패드 산화막(210)의 두께가 측벽 산화막(230)보다 두꺼워 측벽 산화막(230)은 완전히 제거되더라도 패드 산화막(210)은 일정 두께 남아있게 된다. 또한, 측벽 산화막(230) 및 라이너 질화막(240)은 식각되고 남아있는 소자 분리막(250)의 높이까지 식각하는 것이 바람직하다.Referring to FIG. 5C, the photoresist layer pattern is removed and the pad nitride layer 220 and the liner nitride layer 240 are preferably wet-etched to remove the photoresist layer pattern. The boron-based impurities may be implanted with boron-based impurities into the semiconductor substrate through side surfaces of the etched fin gate region 260 before or after the pad nitride layer 220 and the liner nitride layer 240 are removed. Next, the sidewall oxide layer 230 is removed by a wet etching process to expose the side surface of the active region 200a. At this time, in the etching process of the sidewall oxide layer 230, the pad oxide layer 210 and the device isolation layer 250 are simultaneously etched to a predetermined thickness. The thickness of the pad oxide layer 210 is thicker than that of the sidewall oxide layer 230. Even if completely removed, the pad oxide film 210 remains a certain thickness. In addition, the sidewall oxide layer 230 and the liner nitride layer 240 may be etched to the height of the device isolation layer 250 that is etched and remains.

도 5d를 참조하면, 식각된 핀 게이트 영역(260)의 활성 영역(200a)의 상부에 있는 패드 산화막(210) 및 노출된 활성 영역(200a)의 측벽에 게이트 산화막(270)을 형성한 후 전체 표면 상부에 식각된 핀 게이트 영역(260)을 매립하는 하부 게이트 전극층(280)을 형성한다, 다음에는, 하부 게이트 전극층(280) 상부에 상부 게이트 전극층(290) 및 하드 마스크층(300)을 적층한다.Referring to FIG. 5D, the gate oxide layer 270 is formed on the sidewalls of the pad oxide layer 210 and the exposed active region 200a on the etched fin gate region 260. A lower gate electrode layer 280 is formed to bury the etched fin gate region 260 on the upper surface. Next, the upper gate electrode layer 290 and the hard mask layer 300 are stacked on the lower gate electrode layer 280. do.

도 5e를 참조하면, 하드 마스크층(300), 상부 게이트 전극층(290) 및 하부 게이트 전극층(280)을 패터닝하여 하부 게이트 전극층 패턴(280a), 상부 게이트 전극층 패턴(290a) 및 하드 마스크층 패턴(300a)의 적층 구조로 이루어진 워드라인인 게이트 구조물(310)을 형성한다.Referring to FIG. 5E, the hard mask layer 300, the upper gate electrode layer 290, and the lower gate electrode layer 280 are patterned to form the lower gate electrode layer pattern 280a, the upper gate electrode layer pattern 290a, and the hard mask layer pattern ( A gate structure 310 which is a word line formed of a stacked structure of 300a is formed.

도 6은 본 발명의 제1 실시예에 따른 반도체 소자를 부분적으로 도시한 단면도이다.6 is a cross-sectional view partially illustrating a semiconductor device according to a first exemplary embodiment of the present invention.

도 6을 참조하면, 채널 영역 상부의 게이트 하부 전극층 패턴(290a)의 높이와 소자 분리막(250) 상부의 게이트 하부 전극층 패턴(290a)의 높이가 동일한 것을 알 수 있다.Referring to FIG. 6, it can be seen that the height of the gate lower electrode layer pattern 290a on the channel region is the same as the height of the gate lower electrode layer pattern 290a on the device isolation layer 250.

도 7a 내지 도 7f는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 7a(i) 내지 도 7f(i)는 도 4의 I-I'을 따른 단면을 도시한 것이며, 도 7a(ii) 내지 도 7f(ii)는 도 4의 II-II'을 따른 단면을 도시한 것이다.7A to 7F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention, and FIGS. 7A to 7F are cross-sectional views taken along line II ′ of FIG. 4. 7a (ii) to 7f (ii) show a cross section along II-II ′ of FIG. 4.

도 7a를 참조하면, 반도체 기판(200) 상부에 패드 산화막(210) 및 패드 질화막(220)을 적층한다. 다음에는, 소자 분리 예정 영역의 패드 질화막(220), 패드 산화막(210) 및 소정 두께의 반도체 기판(200)을 식각하여 트렌치(225)를 형성한다. 그 다음에, 트렌치(225) 상부 코너의 반도체 기판(200)을 식각하여 상부 코너를 라운딩한다. 트렌치(225) 상부 코너의 반도체 기판(200)을 식각하는 공정에서 패드 산화막(210) 및 패드 질화막(220)의 측벽도 일부 식각된다.Referring to FIG. 7A, a pad oxide film 210 and a pad nitride film 220 are stacked on the semiconductor substrate 200. Next, the trench 225 is formed by etching the pad nitride layer 220, the pad oxide layer 210, and the semiconductor substrate 200 having a predetermined thickness. Next, the semiconductor substrate 200 in the upper corner of the trench 225 is etched to round the upper corner. Sidewalls of the pad oxide layer 210 and the pad nitride layer 220 are also partially etched in the process of etching the semiconductor substrate 200 in the upper corner of the trench 225.

도 7b를 참조하면, 실리콘 표면 처리 공정을 수행하여 상기 라운딩된 트렌치(225) 상부 코너의 반도체 기판(200)을 더욱 둥글게 라운딩한다.Referring to FIG. 7B, a silicon surface treatment process may be performed to round the semiconductor substrate 200 in the upper corner of the rounded trench 225.

도 7c를 참조하면, 트렌치(225)의 표면을 포함하는 전체 표면 상부에 측벽 산화막(230) 및 라이너 질화막(240)을 형성한 후 전체 표면 상부에 트렌치(225)를 매립하는 소자 분리용 절연막(미도시)을 형성하고 패드 질화막(220)이 노출될 때까지 연마하여 활성 영역(200a)을 정의하는 소자 분리막(250)을 형성한다. 다음에는, 웰 및 채널 임플랜트 공정을 수행하여 셀 트랜지스터 영역을 도핑한다.Referring to FIG. 7C, after forming the sidewall oxide film 230 and the liner nitride film 240 on the entire surface including the surface of the trench 225, the insulating layer isolation device for filling the trench 225 over the entire surface ( (Not shown) is formed and polished until the pad nitride layer 220 is exposed to form the device isolation layer 250 defining the active region 200a. Next, the cell transistor region is doped by performing a well and channel implant process.

도 7d를 참조하면, 전체 표면 상부에 감광막(미도시)을 형성한 후 선택적으로 노광 및 현상하여 도 4의 핀 게이트 영역(260)을 노출시키는 아일랜드형(island type) 윈도우를 정의하는 감광막 패턴(미도시)을 형성한다. 즉, 게이트 길이 방향으로는 게이트 전극(320)의 선폭보다 좌우로 각각 D만큼 작으며, 활성 영역(200a) 단축 방향으로는 활성 영역(200a)의 단축의 선폭보다 각각 E만큼 큰 핀 게이트 영역(260)을 정의하는 패턴이 구비된 마스크를 이용한 노광 및 현상 공정을 수행하여 채널 영역의 일부 및 채널 영역과 인접한 측벽 산화막(230), 라이너 질화막(240) 및 소자 분리막(250)을 노출시키는 감광막 패턴(미도시)을 형성한다. 여기서 Fx는 게이트 사이의 간격, Fy는 활성 영역(200a)의 선폭이며, 0≤D<0.5Fx, 0<E<0.75Fy인 것이 바람직하다.Referring to FIG. 7D, a photoresist pattern (not shown) may be formed over the entire surface, and then selectively exposed and developed to define an island type window for exposing the fin gate region 260 of FIG. 4. Not shown). That is, in the gate length direction, each of the pin gate regions D is smaller than the line width of the gate electrode 320 by D, and larger than the line width of the short axis of the active region 200a in the shorter direction of the active region 200a. A photoresist pattern for exposing a portion of the channel region and the sidewall oxide layer 230, the liner nitride layer 240, and the device isolation layer 250 by performing an exposure and development process using a mask having a pattern defining a pattern 260. (Not shown) is formed. Where F x is the spacing between the gates, and F y is the line width of the active region 200a, preferably 0 ≦ D <0.5F x , 0 <E <0.75F y .

다음에는, 상기 감광막 패턴에 의해 노출된 소자 분리막(250) 및 측벽 산화막(230)을 소정 두께 식각한 후 상기 감광막 패턴을 제거한다. 그 다음에, 노출된 패드 질화막(220) 및 소정 두께의 라이너 질화막(240)을 습식각하여 제거하여 핀 게이트 영역(270)을 형성한다.Next, the device isolation layer 250 and the sidewall oxide layer 230 exposed by the photoresist pattern are etched to a predetermined thickness, and then the photoresist pattern is removed. Next, the exposed pad nitride layer 220 and the liner nitride layer 240 having a predetermined thickness are wet-removed to form the fin gate region 270.

도 7e를 참조하면, 패드 질화막(220)이 제거되어 노출된 패드 산화막(210) 및 라이너 질화막(240)이 식각되어 노출된 측벽 산화막(230)을 바람직하게는 습식 식각공정으로 동시에 제거하여 활성 영역(200a)의 측벽 및 상부면을 노출시킨다. 다음에는, 노출된 활성 영역(200a)의 측벽 및 상부면에 게이트 산화막(270)을 형성한 후 전체 표면 상부에 상기 식각된 핀 게이트 영역(260)을 매립하는 하부 게이트 전극층(280)을 형성한다, 다음에는, 하부 게이트 전극층(280) 상부에 상부 게이트 전극층(290) 및 하드 마스크층(300)을 적층한다.Referring to FIG. 7E, the pad nitride layer 210 is removed to expose the pad oxide layer 210 and the liner nitride layer 240 is etched to expose the sidewall oxide layer 230. The active region is preferably simultaneously removed by a wet etching process. Sidewalls and top surfaces of 200a are exposed. Next, a gate oxide layer 270 is formed on sidewalls and top surfaces of the exposed active region 200a, and then a lower gate electrode layer 280 is formed to fill the etched fin gate region 260 over the entire surface. Next, the upper gate electrode layer 290 and the hard mask layer 300 are stacked on the lower gate electrode layer 280.

도 7f를 참조하면, 하드 마스크층(300), 상부 게이트 전극층(290) 및 하부 게이트 전극층(280)을 패터닝하여 하부 게이트 전극층 패턴(200a), 상부 게이트 전극층 패턴(290a) 및 하드 마스크층 패턴(300a)의 적층 구조로 이루어진 워드라인인 게이트 구조물(310)을 형성한다.Referring to FIG. 7F, the hard mask layer 300, the upper gate electrode layer 290, and the lower gate electrode layer 280 are patterned to form the lower gate electrode layer pattern 200a, the upper gate electrode layer pattern 290a, and the hard mask layer pattern ( A gate structure 310 which is a word line formed of a stacked structure of 300a is formed.

본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.The method of manufacturing a semiconductor device according to the present invention has the following effects.

(i) 핀 게이트 영역의 크기를 게이트 길이 방향으로는 게이트 전극의 선폭 이하, 활성 영역의 단축 방향으로는 활성 영역의 선폭이상으로 형성하여 채널 영역 상부의 게이트 하부 전극층 패턴의 높이와 소자 분리막 상부의 게이트 하부 전극층 패턴의 높이가 동일하도록 형성함으로써 게이트 하부 전극층의 높이 차이로 인하여 발생하는 식각 공정 시간의 증가와 게이트 산화막 및 반도체 기판의 식각을 방지할 수 있다.(i) The size of the fin gate region is formed to be equal to or less than the line width of the gate electrode in the gate length direction and more than the line width of the active region in the minor direction of the active region so that the height of the lower gate electrode layer pattern above the channel region and the upper portion of the device isolation layer By forming the gate lower electrode layer pattern to have the same height, it is possible to prevent an increase in the etching process time and etching of the gate oxide layer and the semiconductor substrate caused by the height difference of the gate lower electrode layer.

(ii) 활성 영역 상부면의 게이트 산화막의 두께가 활성 영역 측벽의 게이트 산화막 두께보다 두껍게 형성하여 활성 영역 상부 모서리의 반도체 기판을 둥글게 하지 않더라도 게이트 전압에 의한 상부에서의 전계가 측면에서의 전계보다 작아진다. 따라서 전계 집중 효과를 최소화할 수 있고 누설 전류를 감소시킬 수 있다.(ii) Even if the thickness of the gate oxide film on the upper surface of the active region is thicker than the thickness of the gate oxide film on the sidewall of the active region, the electric field at the upper portion due to the gate voltage is smaller than the electric field at the side surface even if the semiconductor substrate at the upper edge of the active region is not rounded Lose. Therefore, the field concentration effect can be minimized and leakage current can be reduced.

(iii) 게이트 전극이 채널 영역을 양측에서 둘러싸므로 채널 영역이 게이트 전압에 의해 완전 공핍되어 소스 및 드레인 전압의 차이에 의한 소스/드레인 전계 가 채널 영역을 완전히 관통해서 영향을 미칠 수 없으므로 단채널 효과가 평면 트랜지스터에 비하여 개선된다.(iii) Since the channel electrode surrounds the channel region on both sides, the channel region is completely depleted by the gate voltage so that the source / drain electric field due to the difference between the source and drain voltages cannot penetrate the channel region completely and affect the short channel effect. Is improved compared to planar transistors.

Claims (10)

(a) 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하는 단계;(a) forming a pad oxide film and a pad nitride film on the semiconductor substrate; (b) 소자 분리 예정 영역의 패드 질화막, 패드 산화막 및 소정 두께의 반도체 기판을 식각하여 트렌치를 형성하는 단계;(b) etching a pad nitride film, a pad oxide film, and a semiconductor substrate having a predetermined thickness to form a trench; (c) 상기 트렌치의 표면에 측벽 산화막 및 라이너 질화막을 형성하는 단계;(c) forming a sidewall oxide film and a liner nitride film on the surface of the trench; (d) 상기 트렌치를 매립하여 활성 영역을 정의하는 소자 분리막을 형성하는 단계;(d) filling the trench to form an isolation layer defining an active region; (e) 아일랜드형 핀 게이트 예정 영역의 상기 패드 질화막, 측벽 산화막, 라이너 질화막 및 소자 분리막을 식각하여 상기 활성 영역의 측벽을 노출시키는 핀 게이트 영역을 형성하되, 상기 패드 질화막은 제거되도록 식각하는 단계;(e) etching the pad nitride layer, the sidewall oxide layer, the liner nitride layer, and the device isolation layer of the island-type fin gate predetermined region to form a fin gate region exposing sidewalls of the active region, wherein the pad nitride layer is etched to be removed; (f) 활성 영역의 상부면 및 노출된 측벽에 게이트 산화막을 형성하는 단계;(f) forming a gate oxide film on the top surface and exposed sidewalls of the active region; (g) 전체 표면 상부에 적어도 상기 핀 게이트 예정 영역을 매립하는 하부 게이트 전극층을 형성하는 단계;(g) forming a lower gate electrode layer filling at least the fin gate predetermined region over the entire surface; (h) 상기 하부 게이트 전극층 상부에 상부 게이트 전극층 및 하드 마스크층을 형성하는 단계; 및(h) forming an upper gate electrode layer and a hard mask layer on the lower gate electrode layer; And (i) 상기 하드 마스크층, 상부 게이트 전극층 및 하부 게이트 전극층을 패터닝하여 게이트 구조물을 형성하는 단계(i) patterning the hard mask layer, the upper gate electrode layer, and the lower gate electrode layer to form a gate structure 를 포함하되,Including but not limited to: 상기 아일랜드형 핀 게이트 영역의 크기는 상기 게이트 길이 방향으로는 상 기 게이트 구조물의 선폭 이하이며, 상기 활성 영역 단축 방향으로는 상기 활성 영역의 단축의 선폭보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.The island-type fin gate region may have a size equal to or less than a line width of the gate structure in the gate length direction, and larger than a line width of the short axis of the active region in the shorter direction of the active region. 제1항에 있어서,The method of claim 1, 상기 (d) 단계는Step (d) 전체 표면 상부에 상기 트렌치를 매립하는 소자 분리용 절연막을 형성하는 단계; 및Forming an insulating layer for isolation of the trench to fill the trench; And 상기 소자 분리용 절연막을 상기 패드 질화막이 노출될 때까지 연마하여 상기 소자 분리막을 형성하는 단계Forming the device isolation layer by polishing the device isolation insulating layer until the pad nitride layer is exposed. 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 (e) 단계는Step (e) is (e-1) 전체 표면 상부에 감광막을 형성하는 단계;(e-1) forming a photoresist film on the entire surface; (e-2) 상기 게이트 길이 방향으로는 상기 게이트 구조물의 선폭 이하이며, 상기 활성 영역 단축 방향으로는 상기 활성 영역의 단축의 선폭보다 큰 영역을 정의하는 패턴이 구비된 마스크를 이용한 노광 및 현상 공정을 수행하여 채널 영역의 일부 및 상기 채널 영역과 인접한 측벽 산화막, 라이너 질화막 및 소자 분리막을 노출시키는 감광막 패턴을 형성하는 단계;(e-2) Exposure and development processes using a mask provided with a pattern defining a region that is less than or equal to the line width of the gate structure in the gate length direction and is larger than the line width of the short axis of the active region in the active region shorter direction. Forming a photoresist pattern exposing a portion of the channel region and sidewall oxide, liner nitride, and device isolation layers adjacent to the channel region; (e-3) 상기 감광막 패턴을 마스크로 상기 노출된 패드 질화막, 측벽 산화막, 라이너 질화막 및 소자 분리막을 식각하는 단계; 및(e-3) etching the exposed pad nitride layer, sidewall oxide layer, liner nitride layer, and device isolation layer using the photoresist pattern as a mask; And (e-4) 상기 감광막 패턴을 제거하는 단계(e-4) removing the photoresist pattern 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 제3항에 있어서,The method of claim 3, 상기 (e-3) 단계의 식각 공정은The etching process of the step (e-3) 상기 패드 질화막과 라이너 질화막 사이에서 노출된 측벽 산화막보다 상기 감광막 패턴에 의해 노출된 면적이 큰 상기 소자 분리막의 식각 속도를 측벽 산화막, 라이너 질화막의 식각 속도보다 크도록 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.The etching rate of the device isolation layer having a larger area exposed by the photosensitive film pattern than the sidewall oxide film exposed between the pad nitride film and the liner nitride film is greater than the etching speed of the sidewall oxide film and the liner nitride film. Manufacturing method. 제4항에 있어서,The method of claim 4, wherein 상기 (e-4) 단계를 수행한 후에 상기 (e-3) 단계의 식각 공정에 의해 노출된 상기 소자 분리막의 측벽을 식각함과 동시에 상기 측벽 산화막 및 라이너 질화막이 상기 (e-3) 단계에서 식각되어 남아있는 소자 분리막의 높이까지 식각되도록 수행하는 (e-5) 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.After performing step (e-4), the sidewalls of the device isolation layer exposed by the etching process of step (e-3) are etched, and the sidewall oxide film and the liner nitride film are removed in step (e-3). And (e-5) performing etching so as to be etched to the height of the remaining device isolation layer. 제1항에 있어서,The method of claim 1, 상기 아일랜드형 핀 게이트 영역의 상기 게이트 길이 방향의 선폭은 상기 게이트의 선폭보다 2D만큼 작으며, 상기 아일랜드형 핀 게이트 영역의 활성 영역 단 축 방향의 선폭은 상기 활성 영역의 단축보다 2E만큼 큰 것을 특징으로 하는 반도체 소자의 제조 방법(단, 0≤D〈0.5Fx, 0<E<0.75Fy, Fx는 게이트 사이의 간격, Fy는 활성 영역의 선폭).The line width in the gate length direction of the island-type fin gate region is 2D smaller than the line width of the gate, and the line width in the short axis direction of the active region of the island-type fin gate region is 2E larger than the short axis of the active region. method of manufacturing a semiconductor device (provided, 0≤D <0.5F x, 0 < E <0.75F y, F x is a distance between a gate, F y is a line width of the active area). 제5항에 있어서,The method of claim 5, 상기 (e-5) 단계의 공정은The process of step (e-5) 상기 노출된 라이너 질화막 하부의 반도체 기판에 붕소 계열의 불순물을 경사 이온 주입하는 단계;Oblique ion implantation of boron-based impurities into the exposed semiconductor substrate under the liner nitride film; 상기 패드 질화막과 라이너 질화막을 습식각하여 제거하는 단계; 및Wet etching and removing the pad nitride film and the liner nitride film; And 상기 측벽 산화막을 습식각하여 제거하는 동시에 상기 패드 산화막과 소자 분리막을 소정 두께 식각하는 단계Wet etching and removing the sidewall oxide layer and etching the pad oxide layer and the device isolation layer by a predetermined thickness. 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 제5항에 있어서,The method of claim 5, 상기 (e-5) 단계의 공정은The process of step (e-5) 상기 패드 질화막과 라이너 질화막을 습식각하여 제거하는 단계:Removing the pad nitride layer and the liner nitride layer by wet etching: 노출된 측벽 산화막과 패드 산화막 하부의 반도체 기판에 붕소 계열의 불순물을 경사 이온 주입하는 단계; 및Gradient ion implantation of boron-based impurities into the exposed sidewall oxide layer and the semiconductor substrate under the pad oxide layer; And 상기 측벽 산화막을 습식각하여 제거하는 동시에 상기 패드 산화막과 소자 분리막을 일정량 식각하는 단계Wet etching and removing the sidewall oxide and etching the pad oxide and the device isolation layer in a predetermined amount. 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 트렌치 상부 코너의 반도체 기판을 라운딩하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And rounding the semiconductor substrate at the upper corners of the trench. 제9항에 있어서,The method of claim 9, 상기 (e) 단계는Step (e) is (e-1) 전체 표면 상부에 감광막을 형성하는 단계;(e-1) forming a photoresist film on the entire surface; (e-2) 상기 게이트 길이 방향으로는 상기 게이트 구조물의 선폭 이하이며, 상기 활성 영역 단축 방향으로는 상기 활성 영역의 단축의 선폭보다 큰 영역을 정의하는 패턴이 구비된 마스크를 이용한 노광 및 현상 공정을 수행하여 채널 영역의 일부 및 상기 채널 영역과 인접한 측벽 산화막, 라이너 질화막 및 소자 분리막을 노출시키는 감광막 패턴을 형성하는 단계;(e-2) Exposure and development processes using a mask provided with a pattern defining a region that is less than or equal to the line width of the gate structure in the gate length direction and is larger than the line width of the short axis of the active region in the active region shorter direction. Forming a photoresist pattern exposing a portion of the channel region and sidewall oxide, liner nitride, and device isolation layers adjacent to the channel region; (e-3) 상기 감광막 패턴에 의해 노출된 소자 분리막 및 측벽 산화막을 소정 두께 식각하는 단계;(e-3) etching the device isolation layer and the sidewall oxide layer exposed by the photoresist pattern; (e-4) 상기 감광막 패턴을 제거하는 단계;(e-4) removing the photoresist pattern; (e-5) 상기 노출된 패드 질화막 및 소정 두께의 라이너 질화막을 식각하여 제거하는 단계; 및(e-5) etching and removing the exposed pad nitride film and the liner nitride film having a predetermined thickness; And (e-6) 상기 패드 질화막이 제거되어 노출된 패드 산화막 및 상기 라이너 질화막이 식각되어 노출된 측벽 산화막을 동시에 식각하여 상기 활성 영역의 측벽 및 상부면을 노출시키는 단계(e-6) simultaneously etching the exposed sidewall oxide layer by removing the pad nitride layer and the exposed liner nitride layer by etching the pad nitride layer to expose the sidewall and the top surface of the active region 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a.
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