KR100604722B1 - 1.75 트랜지스터/화소의 데이터를 정렬하는 방법 및 장치 - Google Patents

1.75 트랜지스터/화소의 데이터를 정렬하는 방법 및 장치 Download PDF

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Abstract

본 발명은 1.75 트랜지스터/화소의 적어도 하나의 제1 신호선 메모리 및 적어도 하나의 제2 신호선 메모리와 결합하는 제어부에서 메모리 데이터를 순차적으로 정렬하는 방법에 있어서, 1.75 트랜지스터/화소의 홀수 행 포토다이오드 블록의 경우에 제1 신호선 메모리의 데이터를 읽는 단계, 제1 신호선 메모리의 데이터 맵핑이 모두 완료된 후에 제2 신호선 메모리의 데이터를 읽는 단계,1.75 트랜지스터/화소의 짝수 행 포토다이오드 블록의 경우에 제2 신호선 메모리의 데이터를 읽는 단계 및 제2 신호선 메모리의 데이터 맵핑이 모두 완료된 후에 제1 신호선 메모리의 데이터를 읽는 단계를 포함하는 메모리 데이터를 순차적으로 정렬하는 방법을 포함한다.
1.75 트랜지스터/화소, 메모리, 정렬

Description

1.75 트랜지스터/화소의 데이터를 정렬하는 방법 및 장치{Method and Apparatus for arranging 1.75 transistor/pixel data}
도 1은 본 발명의 바람직한 실시예와 비교되는 기존의 1.75 트랜지스터/픽셀의 동작을 나타내기 위한 회로도.
도 2는 본 발명의 바람직한 실시예와 비교되는 기존의 1.75 트랜지스터/픽셀의 동작의 결과를 정리한 표.
도 3은 본 발명의 바람직한 실시예에 따른 1.75 트랜지스터/픽셀의 동작을 나타내기 위한 회로도.
도 4는 본 발명의 바람직한 실시예에 따른 1.75 트랜지스터/픽셀의 동작의 결과를 정리한 표.
도 5는 본 발명의 바람직한 실시예에 따른 1.75 트랜지스터/픽셀의 동작의 결과 저장된 데이터를 다시 순차적으로 맵핑하는 과정을 나타낸 표.
도 6은 본 발명의 바람직한 실시예에 따른 1.75 트랜지스터/픽셀의 동작의 결과 저장된 데이터를 다시 순차적으로 맵핑하는 과정을 나타낸 순서도.
<도면의 주요 부분에 대한 부호의 설명>
301 : 제1 신호선
303 : 제2 신호선
305 : 선택 신호선
307 : 리셋 신호선
309 : 제1_a 및 2_a 전송 신호선
311 : 제 1_b 및 제2_b 전송 신호선
313 : 제1 메모리
314 : 제2 메모리
315 : 포토다이오드
317 : 전용 트랜지스터
본 발명은 1.75 트랜지스터/화소의 정보 배열 방법 및 장치에 관한 것이다.
일반적으로, 이미지센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 반도체소자로서, 이중 전하결합소자(charge coupled device : CCD)는 개개의 MOS(Metal Oxide Semiconductor) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며, CMOS 이미지센서(Complementary Metal-Oxide Semiconductor Imaging Sensor : CIS)는 제 어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소 수만큼 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력(output)을 검출하는 스위칭 방식을 채용하는 소자이다. CIS는 전력 소모가 적다는 큰 장점을 가지고 있기 때문에 휴대폰 등 개인휴대용 시스템에 매우 유용하다.
한편, 통상적인 CIS의 단위화소(Unit Pixel)는 하나의 포토다이오드(Photodiode; PD)와 네개의 트랜지스터를 포함한다. CIS의 구경비는 일반적으로 인터라인 트랜스퍼 CCD 디바이스에 비해 떨어지는데 이는 대부분이 픽셀 당 트랜지스터 수가 높기 때문이다. 그러나, ISSCC 2004(International Solid-State Circuits Conference(국제반도체회로학술회의) 2004)에서 발표된 새로운 CIS는 4개의 포토다이오드가 7개의 트랜지스터를 공유하여 픽셀 당 트랜지스터의 수를 1.75개로 줄였다(A 1/4 2M pixel CMOS image sensor with 1.75 transistor/pixel, Mori, M. Katsuno, M. Kasuga, S. Murata, T. Yamaguchi, T. Matsushita Electr. Ind., Kyoto, Japan; 110p~, Solid-State Circuits Conference, 2004. Digest of Technical Papers. ISSCC. 2004 IEEE International, 2004.02.15). 상기 CIS는 CCD보다 더 작은 픽셀피치(Pixel Pitch)를 가질 수 있어 CCD 보다 더 좋은 화질의 영상을 제공할 수 있게 된다.
도 1은 본 발명의 바람직한 실시예와 비교되는 기존의 1.75 트랜지스터/픽셀의 동작을 나타내기 위한 회로도이다.
도 1을 참조하면 기존의 1.75 트랜지스터/픽셀은 제1 신호선(101), 제2 신호선(103), 선택 신호선(105), 리셋 신호선(107), 제1_a 및 2_a 전송 신호선(109), 제 1_b 및 제2_b 전송 신호선(111), 메모리(113), 포토다이오드(115) 및 전용 트랜지스터(117)로 이루어져 있다.
상기 도 1의 한 블록(120)은 4개의 포토다이오드(115) 및 7개의 전용 트랜지 스터(117)로 구성되어 1개의 포토다이오드 당 1.75개의 트랜지스터를 사용한다는 것을 알 수 있다.
상기의 구성을 참조하여 기존의 1.75 트랜지스터/픽셀의 동작을 설명하면,
우선 상기 제1 선택 신호선(105)과 제2 선택 신호선(105)에 신호를 보내 첫 번째 블록의 행에 존재하는 포토다이오드(115)를 선택한다. 그 후 리셋 신호선 1(107)과 리셋 신호선 2(107)에 신호를 보내어 유동 확산(Floating Diffusion)을 소거한다. 그 후 상기 제1_a 전송 신호선(109)에 신호를 보내면, 상기 선택된 포토다이오드(115) 중 (1,1) 및 (2,1)의 포토다이오드(115)가 작동하여 (1,1)에서 수신한 영상 정보는 제1 신호선(101)을 통해 메모리(113)의 A 블록으로 저장되며, (2,1)에서 수신한 영상 정보는 제2 신호선(103)을 통해 메모리(113)의 B 블록으로 저장된다.
그 후, 두 번째 블록 행에 존재하는 포토다이오드(115)를 선택하기 위하여 제2 선택 신호선(105)과 제3 선택 신호선(105)에 신호를 보낸다. 그 후, 제2 리셋 신호선(107)과 제3 리셋 신호선(107)에 신호를 보내어 유동 확산(Floating Diffusion)을 소거한다. 그 후, 제2_a 전송 신호선(109)에 신호를 보내면 (3,1) 포토다이오드(115)와 (4,1) 포토다이오드(115)가 작동을 하여 (3,1)의 정보는 제2 신호선을 통하여 B로 저장되고, (4,1)의 신호는 제1 신호선을 통하여 A로 저장된다.
상기와 같은 2 블록의 과정이 다른 배열에서도 똑같이 적용된다.
도 2는 본 발명의 바람직한 실시예와 비교되는 기존의 1.75 트랜지스터/픽셀의 동작의 결과를 정리한 표이다.
도 2를 참조하면 상기 1.75 트랜지스터/픽셀의 포토다이오드 배열이 4x4인 경우에 포토다이오드의 배열은 201과 같다. 상기 포도 다이오드 배열이 읽은 이미지 데이터 파일을 메모리에 저장하면 순차적으로 202, 203,204,205와 같다.
상기 도면의 메모리에 저장된 숫자로 확인할 수 있듯이 상기 1.75 트랜지스터/픽셀의 포토다이오드 배열과 상기 메모리에 저장되는 데이터의 배열이 상이하여 좋은 화질의 CIS가 구현이 가능하나 포토다이오드에서 인식하는 순서와 메모리에 저장되는 순서가 달라 다시 정보를 재배열해야하는 단점이 있다.
본 발명은 상술한 문제점들을 극복하기 위한 것으로, 1.75 트랜지스터/화소에서 데이터를 좀더 쉽게 읽을 수 있도록 정렬하는 방법 및 장치를 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 상기 1.75 트랜지스터/화소에서 데이터를 저장하는 메모리를 2배로 늘려서 좀더 쉽게 읽을 수 있도록 정렬하는 방법 및 장치를 제공하는 데 그 목적이 있다.
상술한 목적들을 달성하기 위하여, 본 발명의 일 측면에 따르면, 1.75 트랜지스터/화소의 적어도 하나의 제1 신호선 메모리 및 적어도 하나의 제2 신호선 메모리와 결합하는 제어부에서 메모리 데이터를 순차적으로 정렬하는 방법에 있어서, 상기 1.75 트랜지스터/화소의 홀수 행 포토다이오드 블록의 경우에 제1 신호선 메모리의 데이터를 읽는 단계, 상기 제1 신호선 메모리의 데이터 맵핑이 모두 완료된 후에 상기 제2 신호선 메모리의 데이터를 읽는 단계, 상기 1.75 트랜지스터/화소의 짝수 행 포토다이오드 블록의 경우에 제2 신호선 메모리의 데이터를 읽는 단계 및 상기 제2 신호선 메모리의 데이터 맵핑이 모두 완료된 후에 상기 제1 신호선 메모리의 데이터를 읽는 단계를 포함하는 메모리 데이터를 순차적으로 정렬하는 방법을 제고할 수 있다.
바람직한 실시예에 있어서, 상기 제1 신호선 메모리 및 제2 신호선 메모리는 상기 제1 신호선 및 제2 신호선과 각각 결합하여 상기 1.75 트랜지스터/화소의 한 블록에서 상기 제1 신호선 및 제2 신호선과 결합된 포토다이오드의 데이터를 저장하는 것을 특징으로 할 수 있다.
또한, 상기 제1 신호선 메모리 및 제2 신호선 메모리는 각각 상기 제1 신호선 및 제2 신호선마다 2개의 메모리가 차례로 결합한 것일 수 있다.
또한, 상기 포토다이오드 블록은 상기 1.75 트랜지스터/화소에서 상기 제1 신호선에 의해 서로 결합되는 좌우로 서로 인접하는 포토다이오드 2개와 상기 제2 신호선에 의해 서로 결합하는 좌우로 서로 인접하는 포토다이오드 2개를 포함할 수 있다.
또한, 상기 홀수 행 블록은 상기 포토다이오드 블록에서 상기 제1 신호선에 의해 서로 결합하는 포토다이오드 2개가 상기 제2 신호선에 의해 서로 결합하는 포토다이오드 2개보다 상위에 있는 블록일 수 있다.
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본 발명의 다른 바람직한 일 실시예에 따르면, 1.75 트랜지스터/화소의 적어도 하나의 제1 신호선 메모리 및 적어도 하나의 제2 신호선 메모리와 결합하여 메모리 데이터를 순차적으로 정렬하는 제어부에 있어서, 상기 1.75 트랜지스터/화소 의 홀수 행 포토다이오드 블록의 경우에 제1 신호선 메모리의 데이터를 읽는 수단, 상기 제1 신호선 메모리의 데이터 맵핑이 모두 완료된 후에 상기 제2 신호선 메모리의 데이터를 읽는 수단, 상기 1.75 트랜지스터/화소의 짝수 행 포토다이오드 블록의 경우에 제2 신호선 메모리의 데이터를 읽는 수단 및 상기 제2 신호선 메모리의 데이터 맵핑이 모두 완료된 후에 상기 제1 신호선 메모리의 데이터를 읽는 수단을 포함하는 제어부를 제공할 수 있다.
바람직한 실시예에 있어서, 상기 제1 신호선 메모리 및 제2 신호선 메모리는 상기 제1 신호선 및 제2 신호선과 각각 결합하여 상기 1.75 트랜지스터/화소의 한 블록에서 상기 제1 신호선 및 제2 신호선과 결합된 포토다이오드의 데이터를 저장할 수 있다.
또한, 상기 제1 신호선 메모리 및 제2 신호선 메모리는 각각 상기 제1 신호선 및 제2 신호선마다 2개의 메모리가 차례로 결합한 것일 수 있다.
또한, 상기 포토다이오드 블록은 상기 1.75 트랜지스터/화소에서 상기 제1 신호선에 의해 서로 결합되는 좌우로 서로 인접하는 포토다이오드 2개와 상기 제2 신호선에 의해 서로 결합하는 좌우로 서로 인접하는 포토다이오드 2개를 포함할 수 있다.
또한, 상기 홀수 행 블록은 상기 포토다이오드 블록에서 상기 제1 신호선에 의해 서로 결합하는 포토다이오드 2개가 상기 제2 신호선에 의해 서로 결합하는 포토다이오드 2개보다 상위에 있는 블록일 수 있다.
본 발명의 또 다른 바람직한 일 실시예에 따르면, 메모리를 포함하는 연산 가능한 장치로서, 프로세싱 유닛 및 상기 프로세싱 유닛에 결합되는 메모리 저장 장치를 구비하되, 상기 메모리 장치는, 상기 1.75 트랜지스터/화소의 홀수 행 포토다이오드 블록의 경우에 제1 신호선 메모리의 데이터를 읽고, 상기 제1 신호선 메 모리의 데이터 맵핑이 모두 완료된 후에 상기 제2 신호선 메모리의 데이터를 읽고, 상기 1.75 트랜지스터/화소의 짝수 행 포토다이오드 블록의 경우에 제2 신호선 메모리의 데이터를 읽고, 상기 제2 신호선 메모리의 데이터 맵핑이 모두 완료된 후에 상기 제1 신호선 메모리의 데이터를 읽기 위한 복수의 명령을 저장하기에 적합한 것을 특징으로 하는 메모리를 포함하는 연산이 가능한 장치를 제공할 수 있다.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 본 발명의 바람직한 실시예에 따른 1.75 트랜지스터/픽셀의 동작을 나타내기 위한 회로도이다.
도 3을 참조하면 1.75 트랜지스터/픽셀은 제1 신호선(301), 제2 신호선(303), 선택 신호선(305), 리셋 신호선(307), 제1_a 및 2_a 전송 신호선(309), 제 1_b 및 제2_b 전송 신호선(311), 제1 메모리(313), 제2 메모리(314), 포토다이오드(115) 및 전용 트랜지스터(117)로 이루어져 있다.
상기 도 3의 한 블록(320)은 4개의 포토다이오드(315) 및 7개의 전용 트랜지스터(317)로 구성되어 1개의 포토다이오드 당 1.75개의 트랜지스터를 사용한다는 것을 알 수 있다.
상기의 구성을 참조하여 기존의 1.75 트랜지스터/픽셀의 동작을 설명하면,
우선 상기 제1 선택 신호선(305)과 제2 선택 신호선(305)에 신호를 보내 첫 번째 블록의 행에 존재하는 포토다이오드(315)를 선택한다. 그 후 리셋 신호선 1(307)과 리셋 신호선 2(307)에 신호를 보내어 유동 확산(Floating Diffusion)을 소거한다. 그 후 상기 제1_a 전송 신호선(309)에 신호를 보내면, 상기 선택된 포토다이오드(315) 중 (1,1) 및 (2,1)의 포토다이오드(315)가 작동하여 (1,1)에서 수신한 영상 정보는 제1 신호선(301)을 통해 제1 메모리(313)의 A 블록으로 저장되며, (2,1)에서 수신한 영상 정보는 제2 신호선(303)을 통해 제1 메모리(313)의 B 블록으로 저장된다.
그 후 다시 제1 리셋 신호선(307)과 제2 리셋 신호선(307)에 신호를 보내 유동 확산(Floating Diffusion)을 소거한다. 그 후 상기 제1_b 전송 신호선(311)에 신호를 보내면, 상기 선택된 포토다이오드(315) 중 (1,2) 및 (2,2)의 포토다이오드(315)가 작동하여 (1,2)에서 수신한 영상 정보는 제1 신호선(301)을 통해 제2 메모리(314)의 E 블록으로 저장되며, (2,2)에서 수신한 영상 정보는 제2 신호선(303)을 통해 제2 메모리(314)의 F 블록으로 저장된다.
그 후, 두 번째 블록 행에 존재하는 포토다이오드(315)를 선택하기 위하여 제2 선택 신호선(305)과 제3 선택 신호선(305)에 신호를 보낸다. 그 후, 제2 리셋 신호선(307)과 제3 리셋 신호선(307)에 신호를 보내어 유동 확산(Floating Diffusion)을 소거한다. 그 후, 제2_a 전송 신호선(309)에 신호를 보내면 (3,1) 포토다이오드(315)와 (4,1) 포토다이오드(315)가 작동을 하여 (3,1)의 정보는 제2 신호선을 통하여 B로 저장되고, (4,1)의 신호는 제1 신호선을 통하여 A로 저장된다.
그 후, 다시 제2_b 전송 신호선에 신호를 보내면 (3,2) 다이오드와 (4,2) 다이오드가 작동하게 되어 (3,2)의 정보는 제2 신호선을 통해 F로, (4,2)의 정보는 제1 신호선을 통해 E로 저장되게 된다.
상기와 같은 2 블록의 과정이 다른 배열에서도 똑같이 적용된다.
도 4는 본 발명의 바람직한 실시예에 따른 1.75 트랜지스터/픽셀의 동작의 결과를 정리한 표이다.
도 4를 참조하면, 상기 1.75 트랜지스터/픽셀의 포토다이오드 배열이 4x4인 경우에 포토다이오드의 배열은 참조 번호 401과 같다. 상기 포도 다이오드 배열이 읽은 이미지 데이터 파일을 메모리에 저장하면 순차적으로 참조 번호 403 및 참조 번호 405와 같다.
상기의 배열의 경우에 결과적인 배열의 순서는 도2의 참조 번호 202, 참조 번호 203, 참조 번호 204 및 참조 번호 205와 같이 무질서하게 보이지만, 상기 참조 번호 403 및 참조 번호 405의 배열의 경우에는 메모리 맵핑이 상기 기존의 신호선에 결합된 메모리가 1개인 경우보다 훨씬 간단하다.
본 발명에 따른 메모리의 순차적 맵핑은 도 5에서 상세히 설명 하도록 한다.
도 5는 본 발명의 바람직한 실시예에 따른 1.75 트랜지스터/픽셀의 동작의 결과 저장된 데이터를 다시 순차적으로 맵핑하는 과정을 나타낸 표이다.
도 5를 참조하면, 우선 상기 1.75 트랜지스터/픽셀의 포토다이오드 배열로부터 메모리에 저장된 최초의 데이터 배열을 보인 표가 참조 번호 501 및 참조 번호 503이다. 여기서 상기 1.75 트랜지스터/픽셀에서 홀수 블록의 메모리 데이터인 참조 번호 501은 홀수 열부터 읽은 다음 나머지 짝수 열을 순서대로 읽으면 순차적인 배열이 쉽게 만들어 진다. 즉, 상기 참조 번호 501의 표에서 홀수 열인 참조 번호 511구역과 참조 번호 513 구역을 먼저 읽고 그 다음으로 참조 번호 515 구역과 참조 번호 517 구역을 읽는다. 그 후에 1.75 트랜지스터/픽셀에서 짝수 블록의 메모리 데이터인 참조 번호 503을 읽는다. 상기 짝수 블록 메모리는 짝수 열부터 읽고 그다음에 홀수 열을 읽는다. 참조 번호 503에서는 먼저 참조 번호 519 블록 및 참조 번호 521 블록을 읽은 후에 참조 번호 523 블록과 참조 번호 525 블록을 읽는다. 즉, 1.75 트랜지스터/픽셀의 홀수 블록과 짝수 블록의 경우에 데이터를 읽는 방법이 다르다.
이런 순서로 1.75 트랜지스터/픽셀의 메모리 데이터를 맵핑하면 상기 참조 번호 505의 표와 같이 순차적인 메모리의 맵핑이 가능해진다.
도 6은 본 발명의 바람직한 실시예에 따른 1.75 트랜지스터/픽셀의 동작의 결과 저장된 데이터를 다시 순차적으로 맵핑하는 과정을 나타낸 순서도이다.
도 6을 참조하면, 메모리를 맵핑하기 위해서 메모리 맵핑을 위한 제어부는 먼저 상기 1.75 트랜지스터/픽셀의 포토다이오드 블록의 위치를 파악하여야 한다(단계 601). 그 후, 파악한 블록이 홀 수 블록인지 확인하여(단계603) 그렇다면, 먼저 제1 신호선과 결합하는 데이터를 저장한다(단계 605). 그 후, 또 다른 제1 신호선이 존재하는지 확인한다(단계 607). 만약 또 다른 제1 신호선이 존재하면 다시 그 제1 신호선과 결합하는 데이터를 저장하는 작업을 반복하고(단계 605), 더 이상 존재하는 제1 신호선이 존재하지 않으면, 제2 신호선과 결합하는 데이터를 저장하기 시작한다(단계 609). 그 후, 또 다른 제2 신호선이 존재하는 지 확인하여(단계 611), 만약 또 다른 제2 신호선이 존재한다면, 다시 제2 신호선과 결합하는 데이터 를 저장하고(단계605), 또 다른 제2 신호선이 더 이상 존재하지 않는다면, 다시 그다음 포토다이오드 블록의 위치를 파악한다(단계 601).
한편, 상기 포토다이오드 블록의 위치가 짝수세트라면, 먼저 제2 신호선과 결합하는 메모리의 데이터를 저장한다(단계 613). 그 후, 또 다른 제2 신호선이 존재하는지 확인한다(단계 615). 만약 또 다른 제2 신호선이 존재하면 다시 그 제2 신호선과 결합하는 데이터를 저장하는 작업을 반복하고(단계 613), 더 이상 존재하는 제2 신호선이 존재하지 않으면, 제1 신호선과 결합하는 데이터를 저장하기 시작한다(단계 617). 그 후, 또 다른 제1 신호선이 존재하는 지 확인하여(단계 619), 만약 또 다른 제1 신호선이 존재한다면, 다시 제1 신호선과 결합하는 데이터를 저장하고(단계617), 또 다른 제1 신호선이 더 이상 존재하지 않는다면, 다시 그다음 포토다이오드 블록의 위치를 파악한다(단계 601).
상기의 단계를 연속적으로 반복하여 상기 1.75 트랜지스터/픽셀의 모든 블록의 메모리를 맵핑한다. 여기서 제1 신호선과 제2 신호선은 상기 포토다이오드 블록이 메모리에 데이터를 저장하기 위한 신호선으로, 도 3의 구성에 표현 되어있듯이 복수개의 제1 신호선과 복수개의 제2 신호선이 존재할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
본 발명에 의하여, 1.75 트랜지스터/화소에서 데이터를 좀더 쉽게 읽을 수 있도록 정렬하는 방법 및 장치를 제공할 수 있다.
또한 본 발명에 의해 1.75 트랜지스터/화소에서 데이터를 저장하는 메모리를 2배로 늘려서 좀더 쉽게 읽을 수 있도록 정렬하는 방법 및 장치를 제공할 수 있다.

Claims (11)

1.75 트랜지스터/화소의 적어도 하나의 제1 신호선 메모리 및 적어도 하나의 제2 신호선 메모리와 결합하는 제어부에서 메모리 데이터를 순차적으로 정렬하는 방법에 있어서,
상기 1.75 트랜지스터/화소의 홀수 행 포토다이오드 블록의 경우에 제1 신호선 메모리의 데이터를 읽는 단계;
상기 제1 신호선 메모리의 데이터 맵핑이 모두 완료된 후에 상기 제2 신호선 메모리의 데이터를 읽는 단계;
상기 1.75 트랜지스터/화소의 짝수 행 포토다이오드 블록의 경우에 제2 신호선 메모리의 데이터를 읽는 단계; 및
상기 제2 신호선 메모리의 데이터 맵핑이 모두 완료된 후에 상기 제1 신호선 메모리의 데이터를 읽는 단계
를 포함하는 메모리 데이터를 순차적으로 정렬하는 방법.
제1항에 있어서,
상기 제1 신호선 메모리 및 제2 신호선 메모리는 상기 제1 신호선 및 제2 신호선과 각각 결합하여 상기 1.75 트랜지스터/화소의 한 블록에서 상기 제1 신호선 및 제2 신호선과 결합된 포토다이오드의 데이터를 저장하는 것
을 특징으로 하는 메모리 데이터를 순차적으로 정렬하는 방법.
제1항에 있어서,
상기 제1 신호선 메모리 및 제2 신호선 메모리는 각각 상기 제1 신호선 및 제2 신호선마다 2개의 메모리가 차례로 결합한 것
을 특징으로 하는 메모리 데이터를 순차적으로 정렬하는 방법.
제1항에 있어서,
상기 포토다이오드 블록은 상기 1.75 트랜지스터/화소에서 상기 제1 신호선에 의해 서로 결합되는 좌우로 서로 인접하는 포토다이오드 2개와 상기 제2 신호선에 의해 서로 결합하는 좌우로 서로 인접하는 포토다이오드 2개를 포함하는 것
을 특징으로 하는 메모리 데이터를 순차적으로 정렬하는 방법.
제1항에 있어서,
상기 홀수 행 블록은 상기 포토다이오드 블록에서 상기 제1 신호선에 의해 서로 결합하는 포토다이오드 2개가 상기 제2 신호선에 의해 서로 결합하는 포토다이오드 2개보다 상위에 있는 블록인 것
을 특징으로 하는 메모리 데이터를 순차적으로 정렬하는 방법.
1.75 트랜지스터/화소의 적어도 하나의 제1 신호선 메모리 및 적어도 하나의 제2 신호선 메모리와 결합하여 메모리 데이터를 순차적으로 정렬하는 제어부에 있어서,
상기 1.75 트랜지스터/화소의 홀수 행 포토다이오드 블록의 경우에 제1 신호선 메모리의 데이터를 읽는 수단;
상기 제1 신호선 메모리의 데이터 맵핑이 모두 완료된 후에 상기 제2 신호선 메모리의 데이터를 읽는 수단;
상기 1.75 트랜지스터/화소의 짝수 행 포토다이오드 블록의 경우에 제2 신호선 메모리의 데이터를 읽는 수단; 및
상기 제2 신호선 메모리의 데이터 맵핑이 모두 완료된 후에 상기 제1 신호선 메모리의 데이터를 읽는 수단
을 포함하는 제어부.
제6항에 있어서,
상기 제1 신호선 메모리 및 제2 신호선 메모리는 상기 제1 신호선 및 제2 신호선과 각각 결합하여 상기 1.75 트랜지스터/화소의 한 블록에서 상기 제1 신호선 및 제2 신호선과 결합된 포토다이오드의 데이터를 저장하는 것
을 특징으로 하는 제어부.
제6항에 있어서,
상기 제1 신호선 메모리 및 제2 신호선 메모리는 각각 상기 제1 신호선 및 제2 신호선마다 2개의 메모리가 차례로 결합한 것
을 특징으로 하는 제어부.
제6항에 있어서,
상기 포토다이오드 블록은 상기 1.75 트랜지스터/화소에서 상기 제1 신호선에 의해 서로 결합되는 좌우로 서로 인접하는 포토다이오드 2개와 상기 제2 신호선에 의해 서로 결합하는 좌우로 서로 인접하는 포토다이오드 2개를 포함하는 것
을 특징으로 하는 제어부.
제6항에 있어서,
상기 홀수 행 블록은 상기 포토다이오드 블록에서 상기 제1 신호선에 의해 서로 결합하는 포토다이오드 2개가 상기 제2 신호선에 의해 서로 결합하는 포토다이오드 2개보다 상위에 있는 블록인 것
을 특징으로 하는 제어부.
메모리를 포함하는 연산 가능한 장치로서,
프로세싱 유닛 및
상기 프로세싱 유닛에 결합되는 메모리 저장 장치를 구비하되,
상기 메모리 장치는,
상기 1.75 트랜지스터/화소의 홀수 행 포토다이오드 블록의 경우에 제1 신호선 메모리의 데이터를 읽고, 상기 제1 신호선 메모리의 데이터 맵핑이 모두 완료된 후에 상기 제2 신호선 메모리의 데이터를 읽고, 상기 1.75 트랜지스터/화소의 짝수 행 포토다이오드 블록의 경우에 제2 신호선 메모리의 데이터를 읽고, 상기 제2 신호선 메모리의 데이터 맵핑이 모두 완료된 후에 상기 제1 신호선 메모리의 데이터를 읽기 위한 복수의 명령을 저장하기에 적합한 것을 특징으로 하는 메모리를 포함하는 연산이 가능한 장치.
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