KR100592277B1 - Thin film transistor, method of manufacturing same and flat panel display device having same - Google Patents

Thin film transistor, method of manufacturing same and flat panel display device having same Download PDF

Info

Publication number
KR100592277B1
KR100592277B1 KR1020040041852A KR20040041852A KR100592277B1 KR 100592277 B1 KR100592277 B1 KR 100592277B1 KR 1020040041852 A KR1020040041852 A KR 1020040041852A KR 20040041852 A KR20040041852 A KR 20040041852A KR 100592277 B1 KR100592277 B1 KR 100592277B1
Authority
KR
South Korea
Prior art keywords
layer
derivatives
source
electrode
organic semiconductor
Prior art date
Application number
KR1020040041852A
Other languages
Korean (ko)
Other versions
KR20050116702A (en
Inventor
구재본
양남철
서민철
이상민
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020040041852A priority Critical patent/KR100592277B1/en
Publication of KR20050116702A publication Critical patent/KR20050116702A/en
Application granted granted Critical
Publication of KR100592277B1 publication Critical patent/KR100592277B1/en

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40Organic transistors
    • H10K10/46Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462Insulated gate field-effect transistors [IGFETs]
    • H10K10/466Lateral bottom-gate IGFETs comprising only a single gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/80Constructional details
    • H10K10/82Electrodes
    • H10K10/84Ohmic electrodes, e.g. source or drain electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명은, 기판; 상기 기판 상부에 형성된 게이트 전극; 상기 게이트 전극 상부에 형성되는 게이트 절연층; 상기 게이트 전극과 절연되도록 상기 게이트 절연층 상부에 형성되는 소스/드레인 전극; 및 상기 소스/드레인 전극과는 접하고, 상기 게이트 전극과는 절연되는 유기 반도체층;을 포함하고,The present invention, a substrate; A gate electrode formed on the substrate; A gate insulating layer formed on the gate electrode; A source / drain electrode formed on the gate insulating layer to be insulated from the gate electrode; And an organic semiconductor layer in contact with the source / drain electrode and insulated from the gate electrode.

상기 게이트 절연층과 상기 소스/드레인 전극 사이에는 접합층이 개재되되, 상기 접합층의 일함수는 상기 소스/드레인 전극의 일함수보다 작으며, 상기 접합층의 적어도 상기 유기 반도체 층과 접하는 부분은 산화 처리된 산화부인 것을 특징으로 하는 박막 트랜지스터, 이를 제조하는 방법 및 이를 구비하는 평판 디스플레이 장치를 제공한다.  A junction layer is interposed between the gate insulating layer and the source / drain electrode, and a work function of the junction layer is smaller than a work function of the source / drain electrode, and at least a portion of the junction layer in contact with the organic semiconductor layer is Provided are a thin film transistor, a method of manufacturing the same, and a flat panel display device having the same, wherein the oxidation part is an oxidation treatment.

Description

박막 트랜지스터, 이를 제조한 방법 및 이를 구비하는 평판 디스플레이 장치{A thin film transistor, a method for manufacturing the same, and a flat panel display device having the same }A thin film transistor, a method for manufacturing the same, and a flat panel display device having the same}

도 1a는 종래 기술에 따른 유기 박막 트랜지스터의 개략적인 단면도,1A is a schematic cross-sectional view of an organic thin film transistor according to the prior art,

도 1b는 도 1a의 도면 부호 "A"에 대한, 작동시 상태를 도시하는 개략적인 단면도,FIG. 1B is a schematic cross sectional view showing a state in operation of reference numeral “A” of FIG. 1A;

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 박막 트랜지스터를 제조하는 과정을 도시하는 선도,2A to 2F are diagrams illustrating a process of manufacturing a thin film transistor according to an embodiment of the present invention;

도 3a 및 도 3b는, 도 2f의 도면 부호 "B"에 대한 부분 확대도로, 산화족 농도 및/또는 두께에 따른 작동 구성을 도시하는 선도,3A and 3B are partial enlarged views of reference numeral “B” of FIG. 2F, showing diagrams of an operating configuration according to oxide group concentration and / or thickness;

도 4는 본 발명의 다른 일실시예에 따른 박막 트랜지스터를 구비하는 유기 전계 발광 디스플레이 장치의 개략적인 부분 단면도.4 is a schematic partial cross-sectional view of an organic electroluminescent display device having a thin film transistor according to another embodiment of the present invention.

<도면의 주요부분에 대한 부호의 간단한 설명><Brief description of symbols for the main parts of the drawings>

110, 210...기판 120, 220...게이트 전극110, 210 ... substrate 120, 220 ... gate electrode

130, 230...게이트 절연층 140, 240...접합층130, 230 ... gate insulation layer 140, 240 ... bond layer

140a,b, 240a...산화부 150a,b, 250a,b...소스/드레인 전극140a, b, 240a ... oxidized parts 150a, b, 250a, b ... source / drain electrodes

160, 260...유기 반도체층 160a,b, 260a,b...소스/드레인 영역160, 260 ... organic semiconductor layers 160a, b, 260a, b ... source / drain regions

160c, 260c...채널 영역 161...축적층160c, 260c ... channel area 161 ... stacked

270...보호층 271...비아홀270 ... protective layer 271 ... via hole

300...유기 전계 발광 소자 310...제 1 전극층300 ... organic electroluminescent device 310 ... first electrode layer

320...화소 정의층 321...화소 개구부320 pixel defining layer 321 pixel opening

330...유기 전계 발광부 340...제 2 전극층330 organic electroluminescent unit 340 second electrode layer

본 발명은 박막 트랜지스터 및 이를 구비하는 평판 디스플레이 장치에 관한 것으로, 보다 상세하게는, 소스/드레인 전극과 하부 적층부 간의 접합성을 증대시킴과 동시에, 소스/드레인 전극간 전기적 소통을 원활하게 하는 구조의 박막 트랜지스터 및 이를 구비하는 평판 디스플레이 장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a flat panel display device having the same. More particularly, the present invention relates to a structure for increasing electrical bonding between the source / drain electrodes and the lower stack and facilitating electrical communication between the source / drain electrodes. A thin film transistor and a flat panel display device having the same.

액정 디스플레이 소자나 유기 전계 발광 디스플레이 소자 또는 무기 전계 발광 디스플레이 소자 등 평판 디스플레이 장치에 사용되는 박막 트랜지스터(Thin Film Transistor: 이하, TFT라 함)는 각 픽셀의 동작을 제어하는 스위칭 소자 및 픽셀을 구동시키는 구동 소자로 사용된다. Thin film transistors used in flat panel display devices such as liquid crystal display devices, organic electroluminescent display devices, or inorganic electroluminescent display devices (hereinafter referred to as TFTs) are used to drive switching elements and pixels that control the operation of each pixel. Used as a drive element.

이와 같은 통상적인 TFT는 고농도의 불순물로 도핑된 소스/드레인 영역과, 이 소스/드래인 영역의 사이에 형성된 채널 영역을 갖는 반도체층과, 이 반도체층과 절연되어 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극과, 상기 소스/드레인 영역에 각각 접촉되는 소스/드레인 전극을 갖는다.Such a conventional TFT has a semiconductor layer having a source / drain region doped with a high concentration of impurities, a channel region formed between the source / drain regions, and a region insulated from the semiconductor layer and corresponding to the channel region. The gate electrode is positioned, and the source / drain electrodes are in contact with the source / drain regions, respectively.

한편, TFT에 대한 수요는 디스플레이 장치 뿐만 아니라 다양한 분야에서 요구되고 있다. 예를 들어, 근래에는 스마트 카드(smart card), 전자 종이(e-paper), 롤-업 디스플레이(roll-up display) 등 다양한 분야에 사용되고 있는데, 이들에 구비되는 박형의 전자 소자들에 요구되는 공통적인 특징은 가요성(flexibility)이라는 점에서 박막 트랜지스터를 형성하는 기판은 플라스틱 기판과 같이 가요성을 구비하는 기판일 것이 요구되고 있다. On the other hand, the demand for TFT is required not only in display devices but also in various fields. For example, recently, it is used in various fields such as smart cards, e-papers, roll-up displays, etc., which are required for thin electronic devices provided therein. Since the common feature is flexibility, the substrate forming the thin film transistor is required to be a substrate having flexibility such as a plastic substrate.

그런데, 종래 기술과 같은 무기 재료의 반도체 층을 형성하는 경우 300℃ 이상의 고온 공정이 수반되어, 열에 취약한 플라스틱 기판을 사용할 수 없다. By the way, when forming the semiconductor layer of the inorganic material like the prior art, the high temperature process of 300 degreeC or more is accompanied, and the plastic board | substrate vulnerable to heat cannot be used.

이에 설계 사양을 만족시킴과 동시에 저온 공정이 가능하게 하는 저온 폴리 실리콘 제조 공정이 개발되고 있으나, 아직 충분한 제조 요건을 만족시키지는 못하였다. Low temperature polysilicon manufacturing processes have been developed that meet the design specifications and enable low temperature processes, but have not yet met sufficient manufacturing requirements.

이를 해결하기 위해, 최근에 유기 반도체가 대두되고 있다. 유기 반도체는 저온 공정에서 형성할 수 있어 저가격형 박막 트랜지스터를 실현할 수 있는 장점을 갖는다.In order to solve this problem, organic semiconductors have recently emerged. The organic semiconductor can be formed in a low temperature process and has the advantage of realizing a low-cost thin film transistor.

일본특허공개공보 제 2003-282883호에는, 게이트 전극을 덮는 게이트 절연층의 일면 상에 유기 반도체 층이 형성되고, 유기 반도체 층의 일면 상에 소스/드레인 전극이 형성된 바텀-컨택(bottom-contact) 구조의 유기 반도체 트랜지스터가 개시되어 있다. In Japanese Patent Laid-Open No. 2003-282883, a bottom-contact in which an organic semiconductor layer is formed on one surface of a gate insulating layer covering a gate electrode, and a source / drain electrode is formed on one surface of the organic semiconductor layer. An organic semiconductor transistor having a structure is disclosed.

일본특허공개공보 제 2003-092410호에는, 채널 영역의 대응 위치에 게이트 전극을 구비하는 박막 트랜지스터로, 채널 영역이 래디칼을 갖는 유기 화합물로 구 성된 탑-컨택(top-contact0 구조의 유기 박막 트랜지스터가 개시되어 있다. Japanese Patent Laid-Open Publication No. 2003-092410 discloses a thin film transistor having a gate electrode at a corresponding position in a channel region, and a top-contact organic thin film transistor composed of an organic compound having a radical in a channel region. Is disclosed.

이러한 종래 기술에 따른 유기 박막 트랜지스터에서, 소스/드레인 전극과 유기 반도체 층 간의 전기적 접촉을 원활하게 하기 위하여 소스/드레인 전극으로는 금(Au)와 같은 귀금속(noble metal)이 주로 사용되는데, 이러한 금(Au)과 같은 귀금속은 하부에 배치되는 적층막, 특히 SiNx 또는 SiO2 등과 같은 재료로 형성되는 절연층과의 접합성이 상당히 저하된다는 단점을 갖는다.In the organic thin film transistor according to the prior art, a noble metal such as gold (Au) is mainly used as the source / drain electrode to facilitate electrical contact between the source / drain electrode and the organic semiconductor layer. Precious metals such as (Au) have a disadvantage in that the adhesion to a laminated film disposed below, in particular, an insulating layer formed of a material such as SiNx or SiO2 is considerably degraded.

한편, 대한민국특허공개공보 제 2003-3067호에는, 백금(Pt) 전극 하부에 배치되는 SiO2의 절연층과의 접합성을 개선하기 위하여 Ti 등으로 구성되는 접합 개선층을 구비하는 무기 박막 트랜지스터가 개시되어 있다. Meanwhile, Korean Patent Laid-Open Publication No. 2003-3067 discloses an inorganic thin film transistor having a junction improving layer made of Ti or the like in order to improve bonding with an insulating layer of SiO 2 disposed under a platinum (Pt) electrode. have.

따라서, 유기 반도체 층을 구비하는 박막 트랜지스터의 단점을 보완하는 방안으로, 접합 개선층을 구비하는 유기 박막 트랜지스터가 도 1a에 도시되어 있다. 기판(11)의 일면 상에 게이트 전극(12), 게이트 절연층(13)이 형성되고, 게이트 절연층(13)의 일면 상부에는 소스/드레인 전극(15a,b) 및 유기 반도체 층(16)이 형성되되, 소스/드레인 전극(15a,b)과 게이트 절연층(13) 사이에는 Ti 등과 같은 재료로 이루어지는 접합 개선층(14)이 배치된다. Thus, as a solution to the disadvantage of the thin film transistor having the organic semiconductor layer, an organic thin film transistor having a junction improving layer is shown in Figure 1a. The gate electrode 12 and the gate insulating layer 13 are formed on one surface of the substrate 11, and the source / drain electrodes 15a and b and the organic semiconductor layer 16 are disposed on one surface of the gate insulating layer 13. Is formed, and the junction improving layer 14 made of a material such as Ti is disposed between the source / drain electrodes 15a and b and the gate insulating layer 13.

유기 박막 트랜지스터의 작동은 게이트 전극(12) 및 소스/드레인 전극(15a,b)에 인가되는 전기적 신호에 의하여 이루어지는데, 도 1b에는 유기 박막 트랜지스터 작동의 일예로서, 도1a의 도면 부호 "A"로 지시된 부분에 대한 개략적인 부분 확대도가 도시되어 있다.The operation of the organic thin film transistor is performed by electrical signals applied to the gate electrode 12 and the source / drain electrodes 15a and b. In FIG. 1B, as an example of the operation of the organic thin film transistor, reference numeral “A” of FIG. A schematic partial enlarged view of the portion indicated by.

유기 반도체 활성층(16)이 p형 반도체이고, 게이트 전극(12)에 음의 전압이 인가되고, 소스/드레인(15a,b)에 전압이 인가된 상태라면, 게이트 절연층(13)에 접한 유기 반도체 층(16)의 하부에는 전하 캐리어가 많이 모이는 축적층(16a)이 형성된다. 하지만, 접합 개선층(14)을 구성하는 재료인 Ti 등과 유기 반도체 층(16)간에는 상당한 일함수 차이가 발생하여 원활한 전기적 소통이 이루어지기 어렵다. 따라서, 이와 같이 유기 반도체 층(16)으로 게이트 절연층(13)의 인접부에 축적층이 형성되는 경우, 소스 전극(15a)으로부터 전달된 전기적 신호가 유기 반도체 층(16)의 채널 영역을 거쳐 드레인 전극(15b)으로 전달되지 못하거나 및/또는 미약하게 전달된다. If the organic semiconductor active layer 16 is a p-type semiconductor, a negative voltage is applied to the gate electrode 12, and a voltage is applied to the source / drain 15a, b, the organic contacting the gate insulating layer 13 Under the semiconductor layer 16, an accumulation layer 16a, in which a lot of charge carriers are collected, is formed. However, a significant work function difference occurs between Ti and the organic semiconductor layer 16, which is a material constituting the junction improving layer 14, and thus, it is difficult to achieve smooth electrical communication. Therefore, when the accumulation layer is formed adjacent to the gate insulating layer 13 by the organic semiconductor layer 16 as described above, the electrical signal transmitted from the source electrode 15a passes through the channel region of the organic semiconductor layer 16. It is not delivered to the drain electrode 15b and / or is weakly delivered.

이와 같은 박막 트랜지스터가 평판 디스플레이 장치의 화소를 선택하는 박막 트랜지스로 사용되거나 화소를 구동하는 박막 트랜지스터로 사용되는 경우, 원하는 화소가 선택되지 않거나 또는 선택된 화소에 원하는 전기적 신호가 인가되지 못함으로써 화면 품질을 저하시킬 수도 있다.When such a thin film transistor is used as a thin film transistor for selecting a pixel of a flat panel display device or as a thin film transistor for driving a pixel, a desired pixel is not selected or a desired electrical signal is not applied to the selected pixel. It can also reduce the.

본 발명은, 상기한 문제점을 해소시키고, 소스/드레인 전극 간의 전기적 소통을 원활하게 하는 구조의 박막 트랜지스터, 이를 제조하는 방법 및 이를 구비하는 평판 디스플레이 장치를 제공함을 목적으로 한다.Disclosure of Invention An object of the present invention is to provide a thin film transistor, a method of manufacturing the same, and a flat panel display device having the same, which solves the above problems and facilitates electrical communication between source and drain electrodes.

상기와 같은 목적을 달성하기 위하여, 본 발명의 일면에 따르면, In order to achieve the above object, according to one aspect of the invention,

기판;Board;

상기 기판 상부에 형성된 게이트 전극;A gate electrode formed on the substrate;

상기 게이트 전극 상부에 형성되는 게이트 절연층;A gate insulating layer formed on the gate electrode;

상기 게이트 전극과 절연되도록 상기 게이트 절연층 상부에 형성되는 소스/드레인 전극; 및A source / drain electrode formed on the gate insulating layer to be insulated from the gate electrode; And

상기 소스/드레인 전극과는 접하고, 상기 게이트 전극과는 절연되는 유기 반도체층;을 포함하고,And an organic semiconductor layer in contact with the source / drain electrode and insulated from the gate electrode.

상기 게이트 절연층과 상기 소스/드레인 전극 사이에는 접합층이 개재되되, 상기 접합층의 일함수는 상기 소스/드레인 전극의 일함수보다 작으며, 상기 접합층의 적어도 상기 유기 반도체 층과 접하는 부분은 산화 처리된 산화부인 것을 특징으로 하는 박막 트랜지스터를 제공한다. A junction layer is interposed between the gate insulating layer and the source / drain electrode, and a work function of the junction layer is smaller than a work function of the source / drain electrode, and at least a portion of the junction layer in contact with the organic semiconductor layer is Provided is a thin film transistor, which is an oxidation treated oxidation portion.

본 발명의 다른 일면에 따르면, 상기 소스/드레인 전극은 금(Au), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 오스뮴(Os) 중의 하나 이상을 구비하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.According to another aspect of the invention, the source / drain electrode is gold (Au), palladium (Pd), platinum (Pt), nickel (Ni), rhodium (Rh), ruthenium (Ru), iridium (Ir), osmium A thin film transistor comprising at least one of (Os) is provided.

본 발명의 또 다른 일면에 따르면, 상기 접합층은 티타늄(Ti), 크롬(Cr), 알루미늄(Al), 몰리브덴(Mo) 중 하나 이상을 구비하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.According to another aspect of the present invention, the junction layer provides a thin film transistor, characterized in that it comprises at least one of titanium (Ti), chromium (Cr), aluminum (Al), molybdenum (Mo).

본 발명의 또 다른 일면에 따르면, 상기 유기 반도체 층은, 펜타센(pentacene), 테트라센(tetracene), 아트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카 르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 및 그 유도체 및 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.According to another aspect of the invention, the organic semiconductor layer, pentacene (pentacene), tetracene (tetracene), atracene (anthracene), naphthalene (alpha) -6-thiophene, perylene (perylene) And derivatives thereof, rubrene and derivatives thereof, coronene and derivatives thereof, perylene tetracarboxylic diimide and derivatives thereof, and perylenetetracarboxylic carboxylic hydride ( perylene tetracarboxylic dianhydride) and its derivatives, polythiophene and its derivatives, polyparaphenylenevinylene and its derivatives, polyparaphenylene and its derivatives, polyfluorene and its derivatives, polythiophenevinylene and its derivatives, poly Thiophene-heterocyclic aromatic copolymers and derivatives thereof, oligoacenes and derivatives thereof of naphthalene, oligothiophenes and derivatives thereof of alpha-5-thiophene, phthalocyanines with or without metals, and Derivatives thereof, pyromellitic dianhydrides and derivatives thereof, pyromellitic diimides and derivatives thereof, perylenetetracarboxylic acid dianhydrides and derivatives thereof and perylenetetracarboxylic diimides and derivatives thereof It provides a thin film transistor comprising any one.

본 발명의 또 다른 일면에 따르면, 상기한 박막 트랜지스터를 구비하고, 하나 이상의 화소를 구비하는 평판 디스플레이 장치를 제공한다.According to still another aspect of the present invention, there is provided a flat panel display device including the thin film transistor and having one or more pixels.

본 발명의 또 다른 일면에 따르면, 상기 화소는 제 1 전극층, 제 2 전극층 및 이들 사이에 개재되는 유기 전계 발광부를 포함하는 것을 특징으로 하는 평판 디스플레이 장치를 제공한다. According to another aspect of the invention, the pixel provides a flat panel display device comprising a first electrode layer, a second electrode layer and an organic electroluminescence interposed therebetween.

본 발명의 또 다른 일면에 따르면, 기판 상부에 형성된 게이트 전극; 상기 게이트 전극 상부에 형성되는 게이트 절연층을 제공하는 단계;According to another aspect of the invention, the gate electrode formed on the substrate; Providing a gate insulating layer formed on the gate electrode;

상기 게이트 절연층 일면 상에 접합층을 형성하는 단계;Forming a bonding layer on one surface of the gate insulating layer;

상기 접합층의 일면 상에 소스/드레인 전극을 형성하는 단계;Forming a source / drain electrode on one surface of the bonding layer;

상기 소스/드레인 전극과 접하는 유기 반도체 층을 형성하는 단계를 포함하 고,Forming an organic semiconductor layer in contact with said source / drain electrode,

상기 유기 반도체 층 형성 단계 전, 상기 접합층의 적어도 상기 유기 반도체 층과 접하는 부분을 산화 처리시키는 단계를 구비하는 것을 특징으로 하는 박막 트랜지스터 제조 방법을 제공한다.And oxidizing at least a portion of the junction layer in contact with the organic semiconductor layer before forming the organic semiconductor layer.

본 발명의 또 다른 일면에 따르면, 상기 산화 처리 단계는 상기 소스/드레인 전극 형성 단계 후 상기 유기 반도체 층 형성 단계 전에 이루어지는 것을 특징으로 하는 박막 트랜지스터 제조 방법을 제공한다.According to yet another aspect of the present invention, the oxidation treatment step is a thin film transistor manufacturing method characterized in that the step after the source / drain electrode forming step is formed before the organic semiconductor layer forming step.

이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예들에 대하여 보다 상세히 설명한다 . Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f에는 본 발명의 일실시예에 따른 박막 트랜지스터의 제조 과정이 도시되어 있다. 2A to 2F illustrate a manufacturing process of a thin film transistor according to an exemplary embodiment of the present invention.

기판(110) 일면 상에는 게이트 전극(120); 게이트 전극(120)과 차후에 형성될 소스/드레인 전극(140, 도 2b 참조)을 절연시키기 위한 게이트 절연층(130)이 형성된다. 기판(110)은 글래스 재일 수도 있고, 예를 들어 폴리에틸렌 테리프탈레이트(polyethylene terephthalate:PET), 폴리에틸렌 타프탈레이트(polyethylene naphthalate:PEN), 폴리에테르 술폰(polyether sulfone:PES), 폴리에테르 이미드(polyether imide), 폴리페닐렌 설파이드(polyphenylene sulfide:PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinonate:CAP) 등과 같은 플라스틱 재일 수도 있다. A gate electrode 120 on one surface of the substrate 110; A gate insulating layer 130 is formed to insulate the gate electrode 120 from the source / drain electrode 140 (see FIG. 2B) to be formed later. Substrate 110 may be a glass material, for example polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), polyether imide ), Polyphenylene sulfide (PPS), polyallylate, polyimide, polycarbonate (PC), cellulose tri acetate (TAC), cellulose acetate propinonate (CAP Plastic ash), and the like.

기판(110)의 일면 상에는 게이트 전극(120)이 형성되는데, 경우에 따라서는 게이트 전극(120)과 기판(110)의 사이에 버퍼층(미도시)이 개재될 수도 있다. 게이트 전극(120)으로는 MoW, Al, Cr, Al/Cr 등과 같은 도전성 금속이나, 도전성 폴리아닐린(polyaniline), 도전성 폴리 피롤(poly pirrole), 도전성 폴리티오펜(polythiopjene), 폴리에틸렌 디옥시티오펜(polyethylene dioxythiophene:PEDOT)과 폴리스티렌 술폰산(PSS) 등 다양한 도전성 폴리머가 사용될 수도 있는데, 기판(110)과의 밀착성, 게이트 전극(120) 상부에 형성되는 박막들의 평탄성, 패턴화를 위한 가공성, 및 후속 공정시 사용되는 화학 물질에 대한 내성 등을 고려하여 적절한 물질이 선택되어야 한다.The gate electrode 120 is formed on one surface of the substrate 110. In some cases, a buffer layer (not shown) may be interposed between the gate electrode 120 and the substrate 110. The gate electrode 120 may be a conductive metal such as MoW, Al, Cr, Al / Cr, conductive polyaniline, conductive poly pirrole, conductive polythiopjene, polyethylene deoxythiophene, or polyethylene. Various conductive polymers such as dioxythiophene (PEDOT) and polystyrene sulfonic acid (PSS) may be used, such as adhesion to the substrate 110, flatness of the thin films formed on the gate electrode 120, processability for patterning, and subsequent processing. Appropriate materials should be selected in consideration of resistance to the chemicals used.

게이트 전극(120)과 차후 형성되는 소스/드레인 전극(140)을 절연시키기 위한 게이트 절연층(130)은, 예를 들어 화학 기상 증착 이나 스퍼터링 과정에 의한 SiO2, SiNx, Al2O3, Ta2O5, BZT, PZT 등과 같은 무기 절연층으로 구성될 수도 있고, 스핀 코팅이나 열 증착 과정에 의한 BCB, 폴리이미드(polyimide), 파릴렌(parylene) 등과 같은 유기 절연층으로 구성될 수도 있으며, 경우에 따라서는 복수의 층으로 형성될 수도 있는 등 다양한 구성이 가능한데, 절연 특성과 함께 유전율이 우수하고 기판과 열팽창률이 같거나 비슷한 재료로 선택되는 것이 바람직하다. The gate insulating layer 130 to insulate the gate electrode 120 from the source / drain electrode 140 formed later may be, for example, SiO 2, SiN x, Al 2 O 3, Ta 2 O 5, BZT, or PZT by chemical vapor deposition or sputtering. It may be composed of an inorganic insulating layer such as, or may be composed of an organic insulating layer such as BCB, polyimide, parylene, etc. by spin coating or thermal evaporation process, in some cases a plurality of layers Various configurations are possible, and the like, and it is preferable to select a material having excellent dielectric constant along with insulating properties and having the same or similar thermal expansion coefficient as the substrate.

도 2a 및 도 2b에 도시된 바와 같이, 접합층(140, 도 2c 참조)을 형성하기 위하여, 게이트 절연층(130)의 일면 상에는 접합층을 구성하는 물질층(140')이 형 성되고, 적절한 패턴화 공정을 통하여 접합층(140)이 형성된다. As shown in FIGS. 2A and 2B, in order to form the bonding layer 140 (see FIG. 2C), a material layer 140 ′ constituting the bonding layer is formed on one surface of the gate insulating layer 130. The bonding layer 140 is formed through a suitable patterning process.

접합층(140)은 차후에 형성되는 소스/드레인 전극(150a, 150b)과 하부에 배치된 게이트 절연층(130)과의 접합성을 증대시키기 위한 것으로, 티타늄(Ti), 크롬(Cr), 알루미늄(Al), 몰리브덴(Mo) 중의 하나 이상을 구비할 수도 있다. 즉, 접합층(140)은 상기한 재료 중 어느 하나의 단일 재료로 형성될 수도 있고, TiN, TiO2와 같은 산화물 또는 질화물로 구성될 수도 있으며, TiAlN과 같이 둘 이상의 재료를 구비할 수도 있는 등 다양한 구성이 가능하다.The bonding layer 140 is to increase the bonding between the source / drain electrodes 150a and 150b formed later and the gate insulating layer 130 disposed below, and may include titanium (Ti), chromium (Cr), and aluminum ( Al) and molybdenum (Mo) may be provided. That is, the bonding layer 140 may be formed of a single material of any one of the above materials, may be composed of an oxide or nitride such as TiN, TiO 2, or may include two or more materials such as TiAlN. Configuration is possible.

접합층(140)이 형성된 후, 도 2c 및 도 2d에 도시된 바와 같이, 접합층(140)을 포함한 일면 상에는 소스/드레인 전극 재료층이 형성된 후, 적절한 패턴화 공정을 통하여 소스/드레인 전극(150a, 150b)이 형성된다. 소스/드레인 전극(150a, 150b)을 구성하는 재료로는 차후 형성될 유기 반도체 층(160, 도 2f 참조)과의 전하 캐리어의 원활한 이동이 가능하도록 일함수가 접합층(140)의 일함수보다 큰 물질, 예를 들어 금(Au), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 오스뮴(Os) 중의 하나 이상을 구비하는 것이 바람직하다. After the bonding layer 140 is formed, as shown in FIGS. 2C and 2D, the source / drain electrode material layer is formed on one surface including the bonding layer 140, and then the source / drain electrode is formed through an appropriate patterning process. 150a, 150b) are formed. As a material of the source / drain electrodes 150a and 150b, a work function is more than a work function of the junction layer 140 to enable smooth movement of charge carriers with an organic semiconductor layer 160 (see FIG. 2F) to be formed later. With one or more of large materials such as gold (Au), palladium (Pd), platinum (Pt), nickel (Ni), rhodium (Rh), ruthenium (Ru), iridium (Ir), osmium (Os) It is desirable to.

소스/드레인 전극(150a, 150b)이 형성된 후, 접합층(140) 중 소스/드레인 전극(150a, 150b)과 접하지 않은 부분으로 접합층(140)의 노출 부분, 즉 접합층(140)의 단부(140"a, 도 2d 참조)는 산화 처리되어 TiO2, CrO2, Al2O3 등과 같은 재료의 산화부(140a)가 형성된다. 즉, 접합층(140)의 일면 상에 형성된 소스/드레인 전극(150a, 150b)은 일함수가 큰 금속, 예를 들어, 금(Au), 백금(Pt) 등과 같은 귀금속(noble metal)이 사용되기 때문에, 산화 처리 과정에서 소스/드레인 전극(150a, 150b)의 표면에서는 산화 과정이 거의 발생하지 않고 접합층 단부(140"a)만이 산화되어, 접합층(140)의 산화부(140a)가 생성된다. After the source / drain electrodes 150a and 150b are formed, the exposed portion of the bonding layer 140, that is, the portion of the bonding layer 140 that is not in contact with the source / drain electrodes 150a and 150b, that is, the bonding layer 140 is formed. End portion 140 " a (see Fig. 2D) is oxidized to form an oxidized portion 140a of a material such as TiO2, CrO2, Al2O3, etc. That is, source / drain electrode 150a formed on one surface of bonding layer 140 Since 150b is a metal having a large work function, for example, a noble metal such as gold (Au), platinum (Pt), or the like, the surfaces of the source / drain electrodes 150a and 150b during the oxidation process are used. In this case, the oxidation process hardly occurs, and only the bonding layer end 140 ″ a is oxidized to generate the oxidation portion 140a of the bonding layer 140.

산화부(140a) 형성 과정, 즉 접합층 단부(140"a)의 산화 처리 과정은, 도 2e에 도시된 바와 같이, O2 분위기 하의 로(爐:furnace)에서 이루어지는 열 산화 과정일 수도 있고, 예를 들어 O2 또는 O3 플라즈마에 의한 플라스마 산화 처리일 수도 있는 등 다양한 방법에 의하여 실시될 수 있는데, 기판 및 절연층의 재료 등과 같은 설계 사양에 따라 적절한 방법이 선택될 수 있다.The process of forming the oxidizing portion 140a, that is, the oxidation process of the bonding layer end 140 ″ a may be a thermal oxidation process performed in a furnace under an O 2 atmosphere, as shown in FIG. 2E. For example, it may be carried out by various methods such as plasma oxidation treatment by O2 or O3 plasma, and an appropriate method may be selected according to design specifications such as the material of the substrate and the insulating layer.

또한, 산화부(140a) 형성 단계는, 도 2a 내지 도 2e의 순서에 국한되지는 않고, 접합층(140) 형성 후 소스/드레인 전극(150a, 150b)이 형성되기 전에 바로 실시될 수도 있는 등 다양한 구성을 취할 수도 있으나, 소스/드레인 전극(150a, 150b)과 접합층(140) 사이에 형성될 수도 있는 산화막으로 인하여 이들 간의 전기적 소통이 저해되지 않도록 접합층(140) 및 소스/드레인 전극(150a, 150b)이 형성된 후에 산화 처리 단계를 실시하는 것이 바람직하다. In addition, the forming of the oxidation unit 140a is not limited to the order of FIGS. 2A to 2E, and may be performed immediately after the bonding layer 140 is formed, but before the source / drain electrodes 150a and 150b are formed. Although various configurations may be taken, the bonding layer 140 and the source / drain electrode (not to prevent electrical communication between the source / drain electrodes 150a and 150b and the bonding layer 140 may be prevented from being caused by electrical communication between them). It is preferable to perform the oxidation treatment step after the formation of 150a, 150b).

접합층(140)에 산화부(140a)가 형성된 후에는 도 2f에 도시된 바와 같이 접합층(140)을 포함한 일면 상에 유기 반도체 층(160)이 형성되는데, 유기 반도체 층(160)은 소스/드레인 영역(160a,b)과 이들을 연결하는 채널 영역(160c)으로 구성된다. 또한, 유기 반도체 층(160)은 펜타센(pentacene), 테트라센(tetracene), 아트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페 릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 및 그 유도체 및 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체 중 적어도 어느 하나를 포함할 수 있다.After the oxide layer 140a is formed in the bonding layer 140, as shown in FIG. 2F, the organic semiconductor layer 160 is formed on one surface including the bonding layer 140, and the organic semiconductor layer 160 is a source. / Drain regions 160a and b and channel regions 160c connecting them. In addition, the organic semiconductor layer 160 includes pentacene, tetracene, atracene, naphthalene, alpha-6-thiophene, perylene and its derivatives, rubrene (rubrene) and its derivatives, coronene and its derivatives, perylene tetracarboxylic diimide and its derivatives, perylene tetracarboxylic dianhydride and its derivatives , Polythiophene and its derivatives, polyparaphenylenevinylene and its derivatives, polyparaphenylene and its derivatives, polyfluorene and its derivatives, polythiophenevinylene and its derivatives, polythiophene-heterocyclic aromatic aerial Copolymers and derivatives thereof, oligoacenes and derivatives thereof of naphthalene, oligothiophenes and derivatives thereof of alpha-5-thiophene, phthalocyanine and derivatives thereof, with or without metal, pyromellitic Anhydrides and derivatives thereof, pyromellitic diimides and derivatives thereof, perylenetetracarboxylic acid dianhydrides and derivatives thereof, and perylenetetracarboxylic diimides and derivatives thereof .

한편, 본 발명에 따른 박막 트랜지스터는 산화 처리 단계의 정도, 즉 산화부의 생성 정도에 따라 다양한 작동 구성을 취할 수 있다. 도 3a 및 도 3b는 도 2f의 도면 부호 "B"를 확대 도시한 것으로, 게이트 전극(120)의 일면 상에는 게이트 절연층(130)이 형성되고, 게이트 절연층(130)의 일면 상에는 접합층(140)과 소스/드레인 전극(150a, 150b)이 형성되어 있는데, 접합층(140)의 일면 상에 형성된 소스/드레인 전극(150a, 150b)의 일단은 유기 반도체 층(160)과 접한다. 유기 반도체 층(160)과 접하는 접합층(140)의 일단은 산화부(140a)로 구성된다. On the other hand, the thin film transistor according to the present invention can take a variety of operating configurations depending on the degree of oxidation step, that is, the degree of generation of the oxidation portion. 3A and 3B are enlarged views of the reference numeral “B” of FIG. 2F. The gate insulating layer 130 is formed on one surface of the gate electrode 120, and the bonding layer is formed on one surface of the gate insulating layer 130. 140 and source / drain electrodes 150a and 150b are formed, and one end of the source / drain electrodes 150a and 150b formed on one surface of the bonding layer 140 is in contact with the organic semiconductor layer 160. One end of the bonding layer 140, which is in contact with the organic semiconductor layer 160, is composed of an oxide part 140a.

산화부(140a)는 산화 처리 과정시 접합층(140) 단부(140"a, 도 2d 참조)의 산화에 의하여 형성되는데, 예를 들어, TiO2, Al2O3, CrO2와 같은 물질로 구성되는 산화부(140a,b)의 산화족 농도는 연속적으로 변화하며, 유기 반도체 층(160)과의 경계면으로부터 접합층(140)을 향한 방향으로의 산화부 두께 조절도 가능하다. 이러한 산화부(140a,b)의 산화족 농도 내지 두께를 적절하게 조정함으로써 다양한 작동 구성을 취할 수 있다.The oxidizing unit 140a is formed by oxidation of the bonding layer 140 at the end 140 ″ a (see FIG. 2D) during the oxidation process. For example, the oxidizing unit 140a may be formed of a material such as TiO 2, Al 2 O 3, or CrO 2. The oxide group concentration of 140a and b is continuously changed, and the thickness of the oxide portion in the direction from the interface with the organic semiconductor layer 160 toward the bonding layer 140 can also be adjusted. Various operation configurations can be taken by appropriately adjusting the oxide group concentration to thickness of the resin.

일예로서, 도 3a에 도시된 바와 같이, 소스/드레인 전극(150a, 150b) 간의 전기적 소통은 접합층(140) 및 유기 반도체 층(160)의 채널 영역을 통하여 이루어질 수도 있다. 이는 산화부(140a)가 적절한 산화족 농도 및/또는 두께를 가져 접합층(140)과 유기 반도체 층(160) 간의 일함수 차이를 연속적으로 변화시킴으로써 가능하다. For example, as illustrated in FIG. 3A, electrical communication between the source / drain electrodes 150a and 150b may be performed through the channel region of the bonding layer 140 and the organic semiconductor layer 160. This is possible by continuously changing the work function difference between the bonding layer 140 and the organic semiconductor layer 160 with the oxidation portion 140a having an appropriate oxide group concentration and / or thickness.

즉, 게이트 전극(120)에 적절한 전압이 인가되어 게이트 절연층(130)과 접하는 유기 반도체 층(160)에 전하 캐리어가 많이 모이는 축적층(161a)이 형성되는데, 소스 전극(150a)을 통하여 인입된 전기적 신호는, 적절한 산화족 농도 및/또는 두께(La)를 가지는 산화부(140a)를 거쳐, 유기 반도체 층(160) 채널 영역의 축적층(161a)에 모인 전하 캐리어를 통하여 드레인 전극(150b)으로 전달됨으로써, 소스/드레인 전극(150a, 150b)간의 전기적 소통이 이루어지게 된다. That is, an accumulation voltage 161a is formed in the organic semiconductor layer 160 in contact with the gate insulating layer 130 by applying an appropriate voltage to the gate electrode 120. The accumulation layer 161a is formed through the source electrode 150a. The obtained electrical signal is passed through the oxidation unit 140a having an appropriate oxide group concentration and / or thickness La, and the drain electrode 150b through charge carriers collected in the storage layer 161a of the channel region of the organic semiconductor layer 160. In this case, electrical communication between the source / drain electrodes 150a and 150b is achieved.

다른 일예로서, 도 3b에 도시된 바와 같이, 소스/드레인 전극(150a,150b) 간의 전기적 소통은 접합층(140)을 거치지 않고 유기 반도체 층(160)의 채널 영역을 통하여 직접 이루어질 수도 있다. As another example, as illustrated in FIG. 3B, electrical communication between the source / drain electrodes 150a and 150b may be directly performed through the channel region of the organic semiconductor layer 160 without passing through the bonding layer 140.

즉, 산화부(140b)가 큰 산화족 농도 및/또는 두께(유기 반도체 층과의 경계면으로부터 접합층(140)을 향한 방향으로의 두께; Lb)를 가지는 경우, 산화부(140b)는 절연층의 거동을 보이게 되어, 게이트 전극(120)에 전압이 인가되어 전하 캐리어가 유도되는 경우, 유기 반도체 층(160)의 채널 영역의 축적층(161b)은 게이트 절연층(130)과 접한 일면 및 산화부(140b)와 접합 일면 상에 형성됨으로써, 유기 반도체 층(160)의 채널 영역(160c)은 U자형 채널, 즉 U자형 축적층(161b)을 구비하게 된다. 따라서, 이 경우, 소스/드레인 전극(150a,150b) 간의 전기적 소통은 이들 사이의 U자형 축적층(161b)을 통하여 직접 이루어질 수도 있다.That is, when the oxidizing portion 140b has a large oxide group concentration and / or thickness (thickness in the direction from the interface with the organic semiconductor layer toward the bonding layer 140; Lb), the oxidizing portion 140b has an insulating layer. When the voltage is applied to the gate electrode 120 to induce charge carriers, the accumulation layer 161b of the channel region of the organic semiconductor layer 160 is in contact with the gate insulating layer 130 and is oxidized. The channel region 160c of the organic semiconductor layer 160 includes a U-shaped channel, that is, a U-shaped accumulation layer 161b by being formed on one surface of the junction 140b. Therefore, in this case, electrical communication between the source / drain electrodes 150a and 150b may be directly performed through the U-shaped accumulation layer 161b therebetween.

따라서, 유기 반도체 층(160)과 접하는 접합층(140)의 단부에 산화부(140a,140b)가 구비되는 경우, 산화부(140a,140b)의 산화족 농도 및/또는 두께에 무관하게 소스/드레인 전극(150a,150b) 간의 원활한 전기적 소통을 이룰 수 있다.Therefore, when the oxide parts 140a and 140b are provided at the end portions of the bonding layer 140 in contact with the organic semiconductor layer 160, the source / regardless of the oxide family concentration and / or the thickness of the oxide parts 140a and 140b. Seamless electrical communication between the drain electrodes 150a and 150b can be achieved.

또 한편, 상기와 같은 구조의 박막 트랜지스터는 액정 디스플레이 장치 및/또는 유기 전계 발광 디스플레이 장치와 같은 평판 디스플레이 장치에 구비될 수도 있다.In addition, the thin film transistor having the above structure may be provided in a flat panel display device such as a liquid crystal display device and / or an organic electroluminescent display device.

도 4는, 상기한 박막 트랜지스터를 구비하는 일예로서의 유기 전계 발광 디스플레이 장치로서, 유기 전계 발광 디스플레이 장치의 하나의 부화소를 도시한 것으로, 이러한 각 부화소에는 자발광 소자로서 유기 전계 발광 소자를 구비하고 있고, 박막 트랜지스터 및 커패시터가 적어도 하나 이상 구비되어 있다.FIG. 4 shows an organic electroluminescent display device as an example including the above-described thin film transistor, and shows one subpixel of the organic electroluminescent display device, each of which is provided with an organic electroluminescent device as a self-luminous device. At least one thin film transistor and a capacitor are provided.

이러한 유기 전계 발광 디스플레이 장치는 유기 전계 발광 소자의 발광 색상에 따라 다양한 화소패턴을 갖는 데, 바람직하게는 적, 녹, 청색의 화소를 구비한다.The organic electroluminescent display device has various pixel patterns according to the emission color of the organic electroluminescent element, and preferably includes red, green, and blue pixels.

이러한 적(R), 녹(G), 청(B)색의 각 부화소는 자발광 소자인 유기 전계 발광 소자와 전술한 박막 트랜지스터를 구비하는데, 여기서 박막 트랜지스터는 상기한 일예들에 한정되지 않고, 적어도 유기 반도체 층과 접하는 단부가 산화부로 구성되는 접합층을 구비하는 범위에서 다양한 구성을 취할 수도 있다. Each of the red (R), green (G), and blue (B) sub-pixels includes an organic electroluminescent element that is a self-luminous element and the above-described thin film transistor, wherein the thin film transistor is not limited to the above examples. At least an end portion in contact with the organic semiconductor layer may have various configurations in a range including a bonding layer composed of an oxidized portion.

도 4에 도시된 바와 같이, 기판(210)의 일면 상에 게이트 전극(220)이 형성되는데, 이들 사이에 버퍼층(211)이 개재될 수도 있다. 기판(210)은 글라스 재일 수도 있고, 가요성이 요구되는 경우 플라스틱 재일 수도 있는 경우 다양한 구성을 취할 수도 있다. 게이트 전극(220)의 상부에는 게이트 절연층(230)이 형성되도 게이트 전극(220)을 덮는다. 게이트 절연층(230)의 일면 상부에는 소스/드레인 전극(250)이 형성되는데, 게이트 절연층(230)과 소스/드레인 전극(250)의 사이에는 접합층(240)이 개재된다. 소스/드레인 전극(250)을 포함한 일면 상에는 유기 반도체 층(260)이 형성되는데, 접합층(240)의 유기 반도체 층(260)과 접하는 부분은, 전술한 실시예들에 설명된 바와 같은 산화부(240a)로 구성된다. As shown in FIG. 4, the gate electrode 220 is formed on one surface of the substrate 210, and a buffer layer 211 may be interposed therebetween. The substrate 210 may be a glass material, or may be a plastic material when flexibility is required, and may have various configurations. Although the gate insulating layer 230 is formed on the gate electrode 220, the gate electrode 220 is covered. A source / drain electrode 250 is formed on one surface of the gate insulating layer 230, and a bonding layer 240 is interposed between the gate insulating layer 230 and the source / drain electrode 250. The organic semiconductor layer 260 is formed on one surface including the source / drain electrode 250, and the portion of the junction layer 240 contacting the organic semiconductor layer 260 may be formed by the oxidation portion as described in the above-described embodiments. 240a.

상기 유기 반도체층(260)은 소스/드레인 영역(260a,b)와 채널 영역(260c)을 구비한다. The organic semiconductor layer 260 includes source / drain regions 260a and b and a channel region 260c.

유기 반도체 층(260)의 일면 상에는, 하부 적층된 부분은 보호 및/또는 평탄화시키기 위한 보호층(270)이 형성되는데, 보호층(270)은 유기물 및/또는 무기물로 형성될 수도 있고, 단일층으로 형성되거나 복수의 층으로 이루어질 수도 있는 등 다양한 구성을 취할 수도 있다.On one surface of the organic semiconductor layer 260, the lower stacked portion is formed with a protective layer 270 for protecting and / or planarization, the protective layer 270 may be formed of an organic material and / or an inorganic material, a single layer It may take a variety of configurations, such as may be formed of a plurality or a plurality of layers.

보호층(270)의 상부에는 유기 전계 발광 소자(300)가 구비되는데, 유기 전계 발광 소자(300)는 제 1 전극층(310), 유기 전계 발광부(330), 및 제 2 전극층(340)을 구비한다. 보호층(270)의 일면 상에는 제 1 전극층(310)이 형성되는데, 제 1 전 극층(310)은 보호층(270) 및 유기 반도체 층(260)의 드레인 영역(270b)에 형성된 비아홀(271)을 통하여 하부에 적층된 박막 트랜지스터의 드레인 전극(250b)과 전기적으로 소통되는데, 비아홀(271)은 각각의 층에 대하여 개별적으로 형성될 수도 있고, 경우에 따라서는 동시에 형성될 수도 있다. An organic EL device 300 is provided on the passivation layer 270. The organic EL device 300 includes a first electrode layer 310, an organic EL device 330, and a second electrode layer 340. Equipped. The first electrode layer 310 is formed on one surface of the passivation layer 270, and the first electrode layer 310 is a via hole 271 formed in the passivation layer 270b of the passivation layer 270 and the organic semiconductor layer 260. The via hole 271 is in electrical communication with the drain electrode 250b of the thin film transistor stacked below. The via hole 271 may be formed separately for each layer, or may be simultaneously formed in some cases.

제 1 전극층(310)이 배치된 후에는 화소 개구부(321)를 정의하기 위한 화소 정의층(320)이 형성되는데, 화소 개구부(321)는 제 1 전극층(310)이 노출되도록 화소 정의층(320)이 전면 형성된 후 적절한 패터닝을 통하여 형성될 수도 있다. 화소 개구부(321)가 형성된 후, 화소 개구부(321)로 제 1 전극층(310)의 일면 상에는 적어도 발광층을 포함하는 유기 전계 발광부(330)이 형성되고, 그 상부에 제 2 전극층(340)이 형성되는데, 이에 국한되지 않고 다양한 구성을 취할 수도 있다. 또한, 제 1 전극층(310)이 애노드 전극으로, 그리고 제 2 전극층(340)이 캐소드 전극으로 작동할 수도 있고, 서로 반대의 극성을 구비할 수도 있다. After the first electrode layer 310 is disposed, a pixel defining layer 320 for defining the pixel opening 321 is formed. The pixel opening 321 has the pixel defining layer 320 so that the first electrode layer 310 is exposed. ) May be formed through proper patterning after the entire surface is formed. After the pixel opening 321 is formed, an organic electroluminescent unit 330 including at least a light emitting layer is formed on one surface of the first electrode layer 310 through the pixel opening 321, and the second electrode layer 340 is formed thereon. It is formed, but is not limited to this may take a variety of configurations. In addition, the first electrode layer 310 may operate as an anode electrode and the second electrode layer 340 may serve as a cathode electrode, and may have opposite polarities.

제 1 전극층(310)은 다양한 구성이 가능하다. 예를 들어, 제 1 전극층(310)이 애노드 전극으로 작동하고 배면 발광형인 경우, 제 1 전극층(310)은 ITO, IZO, ZnO 또는 In2O3 등과 같은 투명 도전성 물질로 이루어진 투명 전극일 수도 있고, 전면 발광형인 경우에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물을 포함하는 반사 전극과, 그 위에 형성되는 투명 전극으로 구성될 수도 있으며, 제 1 전극층(310)은 단일층, 이중층에 한정되지 않고 , 다중 층으로 구성될 수도 있는 등 다양한 변형이 가능하다. The first electrode layer 310 may have various configurations. For example, when the first electrode layer 310 operates as an anode electrode and is a bottom emission type, the first electrode layer 310 may be a transparent electrode made of a transparent conductive material such as ITO, IZO, ZnO, or In 2 O 3, or a top emission. Type may be composed of a reflective electrode including Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, and a compound thereof, and a transparent electrode formed thereon, and the first electrode layer 310 ) Is not limited to a single layer or a double layer, and may be variously modified, such as being composed of multiple layers.

유기 전계 발광부(330)로는 저분자 또는 고분자 유기막이 사용될 수 있는 데, 저분자 유기막을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기막은 진공증착의 방법으로 형성된다.As the organic electroluminescent unit 330, a low molecular or polymer organic film may be used. When the low molecular organic film is used, a hole injection layer (HIL), a hole transport layer (HTL), and an emission layer (EML) are emitted. ), An electron transport layer (ETL), an electron injection layer (EIL), or the like, may be formed by stacking a single or a complex structure, and the usable organic material may be copper phthalocyanine (CuPc). , N, N-di (naphthalen-1-yl) -N, N'-diphenyl-benzidine (N, N'-Di (naphthalene-1-yl) -N, N'-diphenyl-benzidine: NPB), Various applications are possible, including tris-8-hydroxyquinoline aluminum (Alq3). These low molecular weight organic films are formed by the vacuum deposition method.

고분자 유기막의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다. 상기와 같은 유기 전계 발광부를 구성하는 유기막들은 반드시 이에 한정되는 것은 아니고, 다양한 실시예들이 적용될 수 있음은 물론이다.In the case of the polymer organic film, the structure may include a hole transporting layer (HTL) and a light emitting layer (EML). In this case, PEDOT is used as the hole transporting layer, and polyvinylvinylene (PPV) and polyfluorene are used as the light emitting layer. Polymer organic materials such as (Polyfluorene) are used and can be formed by screen printing or inkjet printing. The organic layers constituting the organic electroluminescent unit are not necessarily limited thereto, and various embodiments may be applied.

제 2 전극층(340)도, 제 1 전극층(310)의 경우에 마찬가지로 전극층의 극성 및 발광 유형에 따라 다양한 구성이 가능하다. 즉, 제 2 전극층(340)이 캐소드 전극으로 작동하고 발광 유형이 배면 발광형인 경우, 제 2 전극층(340)은 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물과 같이 일함수가 작고 반사 기능을 구비하는 재료로 하나 이상의 층으로 구성될 수도 있고, 전면 발광형인 경우, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물로 유기 전계 발광부(330)의 일 면 상에 일함수를 맞추기 위한 전극을 형성한 후, 그 위에 ITO, IZO, ZnO, In2O3 등의 투명 전극을 형성할 수도 있는 등 다양한 구성을 취할 수도 있다. Similarly, in the case of the first electrode layer 310, the second electrode layer 340 may have various configurations depending on the polarity and the light emission type of the electrode layer. That is, when the second electrode layer 340 acts as a cathode and the light emission type is a bottom emission type, the second electrode layer 340 is Li, Ca, LiF / Ca, LiF / Al, Al, Ag, Mg, and their A material having a small work function and reflecting function, such as a compound, may be composed of one or more layers, and in the case of a top emission type, Li, Ca, LiF / Ca, LiF / Al, Al, Ag, Mg, and compounds thereof After forming an electrode for matching the work function on one surface of the organic electroluminescent unit 330, a variety of configurations may be taken, such as forming a transparent electrode such as ITO, IZO, ZnO, In2O3.

상기한 실시예들은 본 발명을 설명하기 위한 일예들로서, 본 발명이 이에 한정되지는 않고, 본 발명에 따른 박막 트랜지스터가 적어도 유기 반도체 층과 접하는 부분이 산화부로 구성되는 접합층을 구비하는 범위에서 다양한 변형이 가능하다. 즉, 박막 트랜지스터의 유기 반도체 층이 n형으로 구성되는 경우 소스/드레인 전극과의 일함수 차이를 감소시키기 위하여 자기 조립체를 더 구비하는 구성을 취할 수도 있고, 상기한 박막 트랜지스터는 유기 전계 발광 디스플레이 장치이외에도 액정 디스플레이 장치에도 적용 가능하며, 평판 디스플레이 장치 이외에도 화상이 구현되지 않는 드라이버 회로에도 장착 가능한 등, 다양한 변형예를 고려할 수 있다. The above embodiments are examples for describing the present invention, and the present invention is not limited thereto, and the thin film transistor according to the present invention may be formed in various ways in which at least a portion in contact with the organic semiconductor layer includes a bonding layer composed of an oxide part. Modifications are possible. That is, when the organic semiconductor layer of the thin film transistor is composed of n-type, it may be configured to further include a magnetic assembly to reduce the work function difference with the source / drain electrode, the thin film transistor is an organic electroluminescent display device In addition, various modifications may be considered, such as applicable to a liquid crystal display device, and mounted on a driver circuit in which an image is not implemented in addition to the flat panel display device.

상기한 바와 같은 본 발명에 따르면, 다음과 같은 효과를 구비할 수 있다.According to the present invention as described above, the following effects can be provided.

첫째, 소스/드레인 전극과 게이트 절연층 사이에 접합층을 개재시키고, 유기 반도체 층과 접하는 접합층에 산화부를 구비함으로써, 소스/드레인 전극과 게이트 절연층 간의 접합성을 확보함과 동시에, 유기 반도체 층을 통한 소스/드레인 전극간 전기적 소통이 원활하게 이루어질 수 있는 박막 트랜지스터를 제공할 수 있다.First, the bonding layer is interposed between the source / drain electrode and the gate insulating layer, and the oxide layer is provided on the bonding layer in contact with the organic semiconductor layer, thereby securing the bonding property between the source / drain electrode and the gate insulating layer, and at the same time, the organic semiconductor layer. A thin film transistor may be provided in which electrical communication between the source / drain electrodes may be smoothly performed.

둘째, 본 발명에 따른 평판 디스플레이 장치는 상기한 박막 트랜지스터를 구비함으로써, 드라이버 등과 같은 회로부에서 원활한 신호 처리가 가능하고, 화소(부화소)로 전달되는 전기적 신호를 적절하게 전달 가능하여, 디스플레이 장치의 휘 도 저하를 방지함으로써 우수한 화면 품질을 구비함과 동시에 소비 전력을 저감시키는 평판 디스플레이 장치를 제공할 수도 있다. Secondly, the flat panel display device according to the present invention includes the above-described thin film transistor, so that smooth signal processing can be performed in a circuit unit such as a driver and the like, and an electric signal transmitted to a pixel (subpixel) can be appropriately transferred. It is also possible to provide a flat panel display device having excellent screen quality and reducing power consumption by preventing brightness degradation.

본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the accompanying drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Could be. Therefore, the true scope of protection of the present invention should be defined only by the appended claims.

Claims (8)

기판;Board; 상기 기판 상부에 형성된 게이트 전극;A gate electrode formed on the substrate; 상기 게이트 전극 상부에 형성되는 게이트 절연층;A gate insulating layer formed on the gate electrode; 상기 게이트 전극과 절연되도록 상기 게이트 절연층 상부에 형성되는 소스/드레인 전극; 및A source / drain electrode formed on the gate insulating layer to be insulated from the gate electrode; And 상기 소스/드레인 전극과는 접하고, 상기 게이트 전극과는 절연되는 유기 반도체층;을 포함하고,And an organic semiconductor layer in contact with the source / drain electrode and insulated from the gate electrode. 상기 게이트 절연층과 상기 소스/드레인 전극 사이에는 접합층이 개재되되, 상기 접합층의 일함수는 상기 소스/드레인 전극의 일함수보다 작으며, 상기 접합층의 적어도 상기 유기 반도체 층과 접하는 부분은 산화 처리된 산화부인 것을 특징으로 하는 박막 트랜지스터. A junction layer is interposed between the gate insulating layer and the source / drain electrode, and a work function of the junction layer is smaller than a work function of the source / drain electrode, and at least a portion of the junction layer in contact with the organic semiconductor layer is A thin film transistor, characterized in that the oxidation treatment is oxidized. 제 1 항에 있어서,The method of claim 1, 상기 소스/드레인 전극은 금(Au), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 로듐(Rh), 루테늄(Ru), 이리듐(Ir) 및 오스뮴(Os)으로 이루어진 군에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터.The source / drain electrode is selected from the group consisting of gold (Au), palladium (Pd), platinum (Pt), nickel (Ni), rhodium (Rh), ruthenium (Ru), iridium (Ir), and osmium (Os). A thin film transistor comprising at least one. 제 1항에 있어서,The method of claim 1, 상기 접합층은 티타늄(Ti), 크롬(Cr), 알루미늄(Al) 및 몰리브덴(Mo)으로 이루어진 군에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터.The junction layer includes at least one selected from the group consisting of titanium (Ti), chromium (Cr), aluminum (Al), and molybdenum (Mo). 제 1항에 있어서, The method of claim 1, 상기 유기 반도체 층은, 펜타센(pentacene), 테트라센(tetracene), 아트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드 라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 및 그 유도체 및 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터.The organic semiconductor layer may include pentacene, tetracene, atracene, naphthalene, alpha-6-thiophene, perylene and derivatives thereof, rubrene And derivatives thereof, coronene and derivatives thereof, perylene tetracarboxylic diimide and derivatives thereof, perylene tetracarboxylic dianhydride and derivatives thereof, polyti Offen and its derivatives, polyparaphenylenevinylene and its derivatives, polyparaphenylene and its derivatives, polyfluorene and its derivatives, polythiophenevinylene and its derivatives, polythiophene-heterocyclic aromatic copolymers and their Derivatives, oligoacenes and derivatives thereof of naphthalene, oligothiophenes and derivatives thereof of alpha-5-thiophene, phthalocyanine and derivatives thereof with or without metal, pyromellitic dian Ilide and its derivatives, pyromellitic diimide and derivatives thereof, perylenetetracarboxylic acid dianhydride and derivatives thereof and perylenetetracarboxylic diimide and derivatives thereof Thin film transistor. 제 1항 내지 제 4항 중의 어느 한 항에 따른 박막 트랜지스터를 구비하며, 하나 이상의 화소를 구비하는 평판 디스플레이 장치.A flat panel display device comprising the thin film transistor according to any one of claims 1 to 4 and comprising at least one pixel. 제 5항에 있어서,The method of claim 5, 상기 화소는 제 1 전극층, 제 2 전극층 및 이들 사이에 개재되는 유기 전계 발광부를 포함하는 것을 특징으로 하는 평판 디스플레이 장치.And the pixel includes a first electrode layer, a second electrode layer, and an organic electroluminescent part interposed therebetween. 기판 상부에 형성된 게이트 전극; 상기 게이트 전극 상부에 형성되는 게이트 절연층을 제공하는 단계;A gate electrode formed on the substrate; Providing a gate insulating layer formed on the gate electrode; 상기 게이트 절연층 일면 상에 접합층을 형성하는 단계;Forming a bonding layer on one surface of the gate insulating layer; 상기 접합층의 일면 상에 소스/드레인 전극을 형성하는 단계;Forming a source / drain electrode on one surface of the bonding layer; 상기 소스/드레인 전극과 접하는 유기 반도체 층을 형성하는 단계를 포함하고,Forming an organic semiconductor layer in contact with said source / drain electrode, 상기 유기 반도체 층 형성 단계 전, 상기 접합층의 적어도 상기 유기 반도체 층과 접하는 부분을 산화 처리시키는 단계를 구비하는 것을 특징으로 하는 박막 트 랜지스터 제조 방법.And oxidizing at least a portion of the junction layer in contact with the organic semiconductor layer before forming the organic semiconductor layer. 제 7항에 있어서,The method of claim 7, wherein 상기 산화 처리 단계는 상기 소스/드레인 전극 형성 단계 후 상기 유기 반도체 층 형성 단계 전에 이루어지는 것을 특징으로 하는 박막 트랜지스터 제조 방법.And the oxidation treatment step is performed after the source / drain electrode forming step and before the organic semiconductor layer forming step.
KR1020040041852A 2004-06-08 2004-06-08 Thin film transistor, method of manufacturing same and flat panel display device having same KR100592277B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040041852A KR100592277B1 (en) 2004-06-08 2004-06-08 Thin film transistor, method of manufacturing same and flat panel display device having same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040041852A KR100592277B1 (en) 2004-06-08 2004-06-08 Thin film transistor, method of manufacturing same and flat panel display device having same

Publications (2)

Publication Number Publication Date
KR20050116702A KR20050116702A (en) 2005-12-13
KR100592277B1 true KR100592277B1 (en) 2006-06-21

Family

ID=37290284

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040041852A KR100592277B1 (en) 2004-06-08 2004-06-08 Thin film transistor, method of manufacturing same and flat panel display device having same

Country Status (1)

Country Link
KR (1) KR100592277B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113972138B (en) * 2021-10-09 2023-11-28 Tcl华星光电技术有限公司 Manufacturing method of thin film transistor and thin film transistor

Also Published As

Publication number Publication date
KR20050116702A (en) 2005-12-13

Similar Documents

Publication Publication Date Title
KR100603349B1 (en) A thin film transistor, a method for manufacturing the same, and a flat panel display device having the same
KR100683766B1 (en) Flat panel display and method for fabricating the same
KR100647660B1 (en) A thin film transistor, and a flat panel display employing the same
US7719496B2 (en) Organic thin film transistor, method of manufacturing the same, and flat panel display device with the organic thin film transistor
US8222631B2 (en) Organic thin film transistor and flat display device having the same
KR100768199B1 (en) Organic thin film transistor and organic light emitting display device comprising the same
KR100626082B1 (en) Flat panel display
KR100670379B1 (en) Organic thin film transistor, method of manufacturing the same, and organic light emitting display apparatus comprising the same
KR100670407B1 (en) Organic thin film transistor, method of manufacturing the same, and flat panel display apparatus comprising the same
KR100751360B1 (en) Method of manufacturing organic thin film transistor, organic thin film transistor manufactured by the method, and a flat panel display comprising the same
KR100730157B1 (en) Organic thin film transistor and organic light emitting apparatus comprising the same
KR100592277B1 (en) Thin film transistor, method of manufacturing same and flat panel display device having same
KR100659096B1 (en) Organic tft, flat panel display therewith, and manufacturing method of the organic tft
KR100696489B1 (en) A thin film transistor, a method for manufacturing the same, and a flat panel display device having the same
KR100670354B1 (en) Method of manufacturing organic thin film transistor, organic thin film transistor manufactured by the method, and flat panel display apparatus having the same
KR100683713B1 (en) A organic thin film transistor and a flat panel display device having the same
KR100626065B1 (en) Tft and flat panel display device
KR20050112581A (en) A thin film transistor and a flat panel display therewith
KR100669801B1 (en) Organic thin film transistor, flat display apparatus therewith and method of manufacturing the organic thin film transistor
KR101137382B1 (en) Flat panel display apparatus
KR100730189B1 (en) Method of manufacturing organic thin film transistor, organic thin film transistor manufactured by the method, and a flat panel display comprising the same
KR100670378B1 (en) Organic light emitting display apparatus
KR100708736B1 (en) Organic light emitting display apparatus
KR100647629B1 (en) Method of manufacturing thin film transistor, thin film transistor manufactured by the method, method of manufacturing flat panel display device, and flat panel display device manufactured by the method
KR20050110726A (en) Tft and flat panel display therewith

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130530

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee