상기와 같은 목적을 달성하기 위한 본 발명의 구성은 박막트랜지스터가 형성된 기판;
상기 박막트랜지스터를 포함한 상기 기판 전면에 걸쳐 형성된 평탄화막:
상기 평탄화막 상의 소정 영역에 형성되어 있으며, 상기 평탄화막에 형성된 비아홀을 통해 상기 박막트랜지스터의 소오스/드레인 전극 중 어느 하나의 전극과 연결되어 있는 화소전극;
상기 평탄화막 및 상기 화소전극상에 형성되어 있으며, 상기 화소전극 상부의 적어도 일부를 노출시키는 개구부를 구비하고, 상기 화소전극이 형성되지 않는 영역에서의 상기 평탄화막의 적어도 일부가 노출되도록 식각된 화소정의막 패턴;
상기 개구부에 의해 노출된 화소전극상에 형성되며, 적어도 발광층을 포함하는 유기막층 패턴; 및
상기 유기막층 패턴 상부에 형성되어 있는 상부전극을 포함하는 것을 특징으로 하는 유기 전계 발광 소자를 제공한다.
또한 본 발명은 기판이 제공되는 단계;
상기 기판 상부에 박막트랜지스터를 형성하는 단계;
상기 박막트랜지스터를 포함하는 상기 기판 전면에 걸쳐 평탄화막을 형성하는 단계;
상기 평탄화막 상에 형성된 비아홀을 통하여 상기 박막트랜지스터의 소오스/드레인 전극 중 어느 하나와 연결되는 화소전극을 형성하는 단계;
상기 화소전극을 포함하는 상기 평탄화막 상에 형성하며, 상기 화소전극의 소정부분을 노출시키는 개구부를 갖는 화소정의막 패턴을 형성하는 단계;
상기 화소 전극이 형성되지 않은 영역에서의 평탄화막의 소정 부분을 노출되도록 상기 화소정의막 패턴을 제거하는 단계;
상기 개구부를 통해 노출된 화소전극상에 적어도 발광층을 포함하는 유기막층 패턴을 형성하는 단계; 및
상기 유기막층 패턴상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 유기 전계 발광 소자의 제조 방법을 제공한다.
이때, 상기 노출된 평탄화막의 높이와 상기 화소정의막 패턴의 표면의 높이는 기판을 기준으로 같을 수 있다. 여기서, 상기 화소정의막 패턴 및 상기 노출된 평탄화막의 표면은 화소전극의 상부면으로부터 10 내지 2500 Å의 두께를 가질 수 있다. 더욱 바람직하게는 상기 화소정의막 패턴 및 상기 노출된 평탄화막의 표면은 화소전극의 상부면으로부터 10 내지 1000 Å의 두께를 가질 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3d는 본 발명의 실시예에 따른 유기전계발광소자의 단면도로서, 도 1의 한 단위화소의 Ⅰ-Ⅰ'에 대한 단면도이다.
도 3d에서와 같이, 기판(100)상에 박막트랜지스터(115)와 캐패시터(215)가 위치한다. 더욱 상세하게 설명하면, 기판(100)상에 상기 기판(100)상으로부터 유출되는 불순물을 막아주기 위한 버퍼층(110)이 위치할 수 있다. 상기 버퍼층상에 폴리 실리콘막인 반도체층(120)이 위치한다. 여기서, 상기 버퍼층상의 반도체층과 떨어진곳에 캐패시턴스를 향상시키기 위해 캐패시터 보조 전극(220)을 더 포함할 수 있다. 그리고 상기 반도체층(120) 및 상기 캐패시터 보조 전극(220) 상에 게이트 절연막(130)이 위치하며, 상기 게이트 절연막 상에서는 상기 반도체층(120) 상부에 게이트 전극(140)이, 상기 캐패시터 보조 전극상부에서는 캐패시터 하부 전극(240)이 위치한다. 상기 게이트 전극 및 상기 캐패시터 하부 전극상에 층간 절연막(150)이 위치하며, 상기 층간 절연막상에 상기 반도체층상에 소오스/드레인 전극(160b, 160a)이 위치함으로서 박막트랜지스터(115)가 형성되며, 상기 캐패시터 하부 전극 상에 상부전극(260)이 위치하는 캐패시터(215)가 형성된다.
이어서, 상기 박막트랜지스터(115) 및 상기 캐패시터(215) 상에 보호막(170)이 위치할 수 있다. 상기 보호막 상에 평탄화막(180')이 위치한다.
여기서, 상기 평탄화막(180')은 폴리아미드 수지, 폴리이미드 수지, 아크릴 수지, 벤조사이클로부틴계 수지, PBO 및 실리콘계 수지로 이루어진 군에서 선택된 하나의 물질 또는 둘이상의 물질이 결합된 물질로 형성될 수 있다.
상기 평탄화막(180') 상에 상기 박막트랜스터의 드레인 전극(160a)과 전기적으로 연결되는 화소전극(190)이 위치한다. 상기 화소전극의 소정 부분을 노출시키는 개구부를 가지며, 상기 기판으로부터 최상단에 위치하는 상기 평탄화막이 노출되는 화소정의막 패턴(210')이 위치한다.
이때, 상기 노출된 평탄화막의 높이와 상기 화소정의막 패턴의 표면의 높이는 기판을 기준으로 같은 것이 바람직하다. 이때, 상기 화소정의막 패턴(210') 및 상기 평탄화막(180')의 표면은 상기 화소전극(200)의 상부면으로부터 두께(d)가 10Å이하가 되면, 상기 화소전극의 모서리(A)의 부분이 노출되어 유기막이 전사되어 형성될 때, 유기막이 끊어져 쇼트 불량을 일으킬 수 있다. 또한, 2500Å이상의 두께를 가지게 되면 상술한 바와 같이 상기 화소전극(190)과 상기 화소정의막 패턴(210')의 단차에 의해 상기 도너 기판이 상기 기판에 잘 밀착되지 않아 유기막의 전사시에 유기막이 오픈되는 오픈불량이 발생되어 쇼트 불량을 일으킬 수 있다. 여기서, 상기 화소정의막 패턴(210') 및 상기 평탄화막(180')은 상기 화소전극의 상부면으로부터 두께(d)는 10 내지 1000Å인 것이 더욱 바람직하다.
이때, 상기 화소정의막 패턴(210')은 폴리스티렌, 폴리메틸메타아크릴레이트, 폴리아크릴로니트릴, 폴리아미드, 폴리이미드, 폴리아릴에테르, 헤테로사이클릭 폴리머, 파릴렌, 불소 고분자, 에폭시 수지, 벤조사이클로부틴계 수지, 실록세인계 수지 및 실란 수지로 이루어진 군에서 선택되는 하나의 물질 또는 둘 이상의 물질이 결합된 물질로 형성될 수 있다.
이어서, 상기 개구부를 통하여 노출된 상기 화소전극상에 적어도 발광층을 포함하는 유기막층 패턴(320')이 위치하며, 상기 유기막층 패턴상에 상부전극(330)이 위치한다.
여기서, 유기막층 패턴(320')은 정공주입층, 정공수송층, 정공억제층 및 전자주입층으로 이루어진 군에서 선택된 적어도 하나의 층을 더 포함할 수 있다.
이후, 본 발명의 실시예에 따른 유기 전계 발광 소자의 제조 방법을 설명한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 유기 전계 발광 소자의 제조 방법을 설명하기 위한 단면도들로써, 도 1의 한 단위화소의 Ⅰ-Ⅰ'에 대한 단면도이다.
도 3a를 참조하면, 기판(100)이 제공되고 상기 기판(100)상으로부터 유출되는 불순물을 막아주기 위해 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막/실리콘 질화막의 적층막으로 이루어진 군에서 선택된 버퍼층(110)을 형성하는 것이 바람직하다.
상기의 버퍼층(110)상의 비정질의 실리콘막을 증착한 다음 상기 비정질 실리 콘막을 통상의 결정화 방법을 통하여 결정화 시킨후 패터닝하여 반도체층(120)을 형성한다. 이때, 본 실시예에 있어서. 캐패시턴스를 향상시키기 위해 이중 캐패시턴스를 형성하는 것이 더욱 바람직하다. 이에 따라, 상기 반도체층을 형성할 때 동시에 캐패시터 보조 전극(220)을 형성할 수 있다.
상기 반도체층(120) 및 상기 캐패시터 보조 전극(220)을 포함하는 기판 전면에 걸쳐 게이트 절연막(130)을 형성한다. 이후에, 상기 게이트 절연막상에 도전막을 형성한 후 패터닝하여, 상기 반도체층(120)과 이격되는 부분에는 게이트 전극(140)을 형성하고, 상기 캐패시터 보조 전극(220)과 이격되는 부분에는 캐패시터 하부 전극(240)을 형성한다.
이후에, 상기 반도체층(120)에 이온 도핑 처리를 함으로서 드레인 영역(120a), 소오스 영역(120b) 및 채널 영역(120c)을 형성한 후, 상기 게이트 전극(140) 및 상기 캐패시터 하부 전극(240)을 포함하는 상기 게이트 절연막 상에 층간절연막(150)을 형성한다.
이어서, 상기 게이트 절연막(130)과 상기 층간 절연막(150)을 식각하여 드레인영역(120a)과 소오스영역(120b)의 소정 부분이 노출되는 제 1콘택홀(125a), 제 2콘택홀(125b)을 형성한다.
상기 콘택홀(125a, 125b)을 포함한 층간 절연막(150)상에 소오스/드레인 영역(120b, 120a)과 각각 전기적으로 연결되어지는 소오스/드레인 전극(160b, 160a) 및 상기 캐패시터 하부 전극(240)의 상부에 위치하는 상기 캐패시터 상부 전극(260)을 형성한다.
상기 소오스/드레인 전극(160b, 160a) 및 상기 캐패시터 상부 전극(260)을 포함한 상기 층간 절연막(150)상의 전면에 걸쳐 보호막(170)을 형성한다. 여기서 상기 보호막(170)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막/실리콘 질화막의 적층막 중에서 하나를 선택하는 것이 바람직하다.
상기 보호막(170)상에 단차를 극복하기 위한 평탄화막(180)을 형성한다. 여기서, 상기 평탄화막은 후속 공정에서 유기막이 얇게 형성됨에 따라 박막 트랜지스터 및 캐패시터의 단차에 의해 발생되는 난반사를 방지할 수 있다. 그러나, 상기 기판의 박막트랜지스터 및 상기 캐패시터에 의한 단차를 극복하기 위해 평탄화막을 적용하지만, 평탄화막의 평탄도가 완벽하지 않아 캐패시터가 형성된 부분의 단차가 완전하게 극복되지 않는다.
이어서, 상기 평탄화막(180)상에 소오스/드레인 전극(160b, 160a)들 중에 하나를 노출시키는 비아홀(190)을 형성한 후, 상기 평탄화막 상에 상기 소오스/드레인 전극(160b, 160a) 중 어느 하나에 연결되는 화소 전극(200)을 형성할 수 있다. 본 발명의 실시예에서는 상기 비아홀을 통하여 드레인 전극과 연결되도록 화소 전극(200)을 형성하였다.
상기 화소전극(200)이 형성된 기판 전면에 굴곡진 화소 전극을 덮을 수 있는 화소정의막(210)을 형성한다. 상기 화소정의막은 굴곡진 화소 전극 뿐만 아니라 평탄화막에 의해 미극복된 단차를 완전하게 평탄화하기 위해 1.5 내지 2 ㎛의 두께를 갖는 것이 바람직하다.
이후, 상기 화소정의막(210)을 패터닝하여 화소전극의 소정부분을 노출시키 는 개구부(220)를 형성한다.
이어서, 도 3b와 같이 상기 화소정의막 패턴(210')을 통상적인 식각방법에 의하여 Ⅱ-Ⅱ'로 전면 식각하여 상기 화소전극이 형성되지 않는 영역에서 평탄화막의 소정부분이 노출되어진다. 이때, 상기 화소정의막 패턴(210')을 식각하는 공정에서 상기 기판을 기준으로 높은 영역의 상기 평탄화막의 소정부분도 동시에 식각할 수 있다.
이로써, 상기 평탄화막 영역에서 기판을 기준으로 가장 높은 영역에서의 평탄화막이 노출될 수 있다.
또한, 상기 노출된 평탄화막(180')의 높이와 상기 화소정의막 패턴(210')의 표면의 높이는 기판을 기준으로 같도록 상기 화소정의막 패턴(210')을 식각하는 것이 바람직하다. 이때, 상기 화소정의막 패턴(210') 및 상기 노출된 평탄화막(180')의 두께(d)는 상기 화소전극(200)의 상부면으로부터 10 내지 2500Å인것이 바람직하다. 이때, 상기 화소정의막 패턴(210') 및 상기 평탄화막(180')의 표면은 상기 화소전극(200)의 상부면으로부터 두께(d)가 10Å이하가 되면, 상기 화소전극의 모서리(A)의 부분이 노출되어 유기막이 전사되어 형성될 때, 유기막이 끊어져 쇼트 불량을 일으킬 수 있다. 또한, 2500Å이상의 두께를 가지게 되면 상술한 바와 같이 상기 화소전극(200)과 상기 화소정의막 패턴(210')의 단차에 의해 상기 도너 기판이 상기 기판에 잘 밀착되지 않아 유기막의 전사시에 유기막이 오픈되는 오픈불량이 발생되어 쇼트 불량을 일으킬 수 있다. 여기서, 상기 화소정의막 패턴(210') 및 상기 평탄화막(180')은 상기 화소전극의 상부면으로부터 두께(d)는 10 내지 1000Å 인 것이 더욱 바람직하다.
여기서, 상기 식각법은 반응성 이온 식각, 플라즈마 식각, 유도 결합형 플라즈마 식각, 기타 플라즈마 형성 장치등의 식각 장치를 이용하는 건식 식각법이나 현상 용액을 이용하는 습식 식각법에 의하여 수행될 수 있다.
이로써, 일차적으로 상기 화소정의막을 두껍게 형성함으로써, 상기 평탄화막에 의해 미극복된 단차를 평탄화 시킬수 있으며, 또한, 상기 개구부 형성에 의한 화소정의막의 단차를 해결하기 위해 상기 화소정의막과 패턴과 상기 평탄화막의 소정 부분을 동시에 식각함으로써 평탄화도가 향상된 기판(250)을 형성할 수 있다.
이후에, 상기 개구부를 통해 노출된 상기 화소 전극(200)상에 적어도 발광층을 포함하는 유기막층 패턴을 형성한다. 여기서, 상기 유기막층 패턴은 레이저 열전사법, 스핀코팅 및 저분자 증착법 중 하나의 방식을 선택하여 형성할 수 있다.
여기서, 상기 유기막은 대면적 화소 영역을 구현하는 데 유리할 뿐만 아니라 상기 유기막의 손상을 입히지 않으며, 미세 패턴이 가능한 건식 공정으로서 레이저 열전사법에 의해 형성되는 것이 바람직하다.
도 3c를 참조하여, 레이저 열전사법에 유기막층 패턴을 형성하는 것을 더욱 상세하게 설명하면 다음과 같다.
우선, 기재층(310)상에 적어도 전사층(320)을 구비하는 도너기판(300)을 준비한다. 이어서, 상기 도너 기판(300)을 기판(250)의 화소영역에 대향하도록 배치하여 라미네이션한 후, 상기 도너 기판의 소정 영역에 레이저를 조사한다.
이때, 상기 기판(250)의 하부 단차가 완화되여 평탄화가 개선됨에 따라 상기 기판과 도너 기판(300)의 접착이 용이하였으며, 상기 기판의 화소영역과 상기 도너 기판의 높이(H2)가 낮아져 적은 레이저 열전사 에너지를 이용하여 유기막층 패턴을 형성할 수 있다.
이어서, 도 3d에서와 같이, 상기 도너기판의 전사층이 레이저 열전사 에너지에 의해 상기 기판의 화소영역상에 전사층(320)이 전사되어 유기막층 패턴(320')을 형성한다. 여기서, 상기 유기막층 패턴은 정공주입층, 정공수송층, 정공억제층 및 전자주입층으로 이루어진 군에서 선택된 하나 이상을 더 포함할 수 있다.
여기서, 상기와 같은 유기막은 스핀 코팅이나 증착법에 의해 형성될 수 있거나, 상기 도너 기판의 전사층 형성시 유기발광층과 상기 유기막중에 하나를 적층하여 레이저 전사시 동시에 형성할 수 있다.
이어서, 상기 유기막층 패턴상에 상부 전극(330)을 형성하고, 도면에는 도시하지 않았으나 메탈 캔 및 봉지기판으로 봉지하여 유기 전계 발광 소자를 완성할 수 있다.