KR100583534B1 - Tester chuck for reduction of noise - Google Patents
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Abstract
본 발명은 웨이퍼와 척 간의 접촉을 최소화하여 노이즈를 감소하기 위한 테스터 척에 관한 것이다.The present invention relates to a tester chuck for reducing noise by minimizing contact between the wafer and the chuck.
본 발명의 노이즈 감소를 위한 테스터 척은 상부의 다단의 원통형 구조로 웨이퍼와 척간의 접촉면을 최소화함으로써 캐패시턴스 발생을 최소화하여 전기적 노이즈로부터 발생하는 왜곡된 데이타를 줄일 수 있으며, 고온 테스트 후 빠른 실내온도로의 복귀를 위한 방열구조를 갖고, 통풍구를 구비하여 웨이퍼 로딩시 척 표면의 잔류 공기에 의해 웨이퍼가 미끄러짐을 방지하며, 척 상부와 하부간에 절연구조를 이룸으로써 전기적 노이즈를 줄인다.The tester chuck for noise reduction of the present invention is a multi-stage cylindrical structure at the top, which minimizes capacitance generation by minimizing the contact surface between the wafer and the chuck, thereby reducing distorted data generated from electrical noise. It has a heat dissipation structure for the return of, and has a vent to prevent the wafer from slipping due to residual air on the surface of the chuck during wafer loading, and to reduce the electrical noise by forming an insulating structure between the upper and lower chuck.
웨이퍼, 척, 캐패시턴스, 노이즈, 절연.Wafer, Chuck, Capacitance, Noise, Isolation.
Description
도 1은 일반적인 웨이퍼 검사 장치의 모식도.1 is a schematic diagram of a typical wafer inspection apparatus.
도 2는 종래기술에 따른 웨이퍼 고정용 정전척의 일예의 단면도.2 is a cross-sectional view of an example of the electrostatic chuck for wafer holding according to the prior art.
도 3은 종래기술에 따른 척의 일반적인 구조를 나타낸 사시도.Figure 3 is a perspective view showing the general structure of the chuck according to the prior art.
도 4는 본 발명에 따른 테스터 척의 분해사시도.Figure 4 is an exploded perspective view of the tester chuck in accordance with the present invention.
도 5a 및 도 5b는 본 발명의 구조에 따른 노이즈 감소효과를 테스트하기 위한 패턴.5A and 5B are a pattern for testing a noise reduction effect according to the structure of the present invention.
도 6은 도 5의 패턴에 대한 캐패시턴스 대 전압 특성 그래프.FIG. 6 is a capacitance versus voltage characteristic graph for the pattern of FIG. 5. FIG.
도 7a 및 도 7b는 도 5의 패턴에 대한 단면도.7A and 7B are cross-sectional views of the pattern of FIG. 5.
도 8a 및 도 8b는 도 5의 패턴에 대한 등가회로.8A and 8B are equivalent circuits for the pattern of FIG.
도 9는 본 발명에 따른 테스터 척의 조립사시도.9 is an assembled perspective view of the tester chuck in accordance with the present invention.
도 10은 본 발명에 따른 테스터 척의 단면도.10 is a cross-sectional view of the tester chuck in accordance with the present invention.
본 발명은 노이즈 감소를 위한 테스터 척에 관한 것으로, 보다 자세하게는 반도체 소자의 전기적 특성을 테스트하기 위한 웨이퍼 로딩(wafer loading) 장비 중 척(chuck)에서 발생하는 기생 캐패시턴스(parasitic capacitance) 성분을 줄임으로써 전기적인 노이즈를 감소시키고 척 상부와 하부를 절연시켜 매니퓰레이터(manipulator)로부터의 노이즈를 차단하는 테스터 척에 관한 것이다.BACKGROUND OF THE
일반적으로 반도체를 대량으로 생산시에는 웨이퍼의 검사를 위해서 도 1에서 보는 바와 같이, 자동 테스터(auto tester)와 자동 프로브(probe) 장치가 있어야 한다. 도 1에서는 척(4)에 고정된 웨이퍼(3)를 테스터 헤드(1)에 연결된 프로브 탐침(probe card needle)(2)을 이용하여 검사하는 것을 볼 수 있다.In general, when producing a large amount of semiconductor, as shown in Figure 1 for the inspection of the wafer, there should be an automatic tester (auto tester) and automatic probe (probe) device. In FIG. 1 it can be seen that the
그러나 기존에 통상적으로 사용되는 프로브 장치의 척(4) 상부는 원판형으로 되어 있어 웨이퍼(3)와 척(4)간에 또는 척(4) 내에 존재하는 기생 캐패시턴스에 의한 전기적인 노이즈(AC noise)가 테스트 데이타를 왜곡시킨다.However, the upper part of the
이로 인해 공정상에 이상 없이 진행됐다 하더라도 데이타는 정상범위에서 벗어나고 이런 왜곡된 데이타에 의해 양호(good) 판정이 났어야 할 웨이퍼가 불량(scrap) 판정되는 일이 생길 수 있다. 이러한 노이즈의 영향은 웨이퍼 크기가 커질수록, 동작 전압이 작아질수록 더욱 심각해질 수 있다.As a result, even if the process proceeds without any abnormality, the data may be out of the normal range, and the wafer which should have been judged good by this distorted data may be scrap determined. The influence of this noise can be more severe as the wafer size is larger and the operating voltage is smaller.
종래 일반적인 웨이퍼(11) 고정용 정전척의 일예로서 도 2에 나타난 대한민국 공개특허 제2002-0022345호를 보면, 원형 음극 폴(7), 도너츠형 양극 폴(8), 도너츠형 음극 폴(9)이 이격된 간극과 상부 및 상기 도너츠형 양극 폴(8)의 하부에 열산화에 의하여 성장되어 제1산화막(10)이 형성되고, 이들은 애노다이징에 의한 제2산화막(10)이 형성된 상면에 홈이 형성된 베이스에 삽입되어 접착되며, 전압 공급부에 의하여 도너츠형 양극 폴(8)과 베이스에 정전압이 공급되어 정전력을 발생시키도록 구성됨을 볼 수 있다.Referring to Korean Patent Laid-Open Publication No. 2002-0022345 shown in FIG. 2 as an example of a
상기 공개특허와 같은 척의 일반적인 구조를 사시도로 나타내면 도 3과 같은 모양을 나타낸다. 대부분의 기존 척은 표면이 모두 도체로 이루어져 있고 웨이퍼와의 접촉면이 원판형으로 되어 있어 척 하부에서의 전기적인 노이즈나 척을 통한 누설전류 등에 의한 데이타 왜곡이 나타날 수밖에 없다. 또한, 척 상부와 웨이퍼와의 접촉면이 많음에 따라 기생 캐패시터 성분이 늘어나게 되어 전기적인 노이즈가 발생하게 되고 테스트 데이타를 왜곡시키는 문제점이 발생한다.When the general structure of the chuck as shown in the published patent is shown in a perspective view as shown in FIG. Most of the existing chucks are made of conductors, and the contact surface with the wafer is disc-shaped, which causes data distortion due to electric noise in the lower part of the chuck or leakage current through the chuck. In addition, as the contact surface between the upper part of the chuck and the wafer increases, parasitic capacitor components increase, causing electrical noise and distorting test data.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 웨이퍼와 척 간의 접촉을 최소화하고, 고온 테스트 후 빠른 실내온도로의 복귀를 위한 방열구조를 가지며, 노이즈 차단부로서 절연구조를 이루는 노이즈 감소를 위한 테스터 척을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the above disadvantages and problems of the prior art, and to minimize the contact between the wafer and the chuck, has a heat dissipation structure for a quick return to the room temperature after the high temperature test, as a noise blocking unit It is an object of the present invention to provide a tester chuck for noise reduction constituting an insulating structure.
본 발명의 상기 목적은 다단의 원통형 구조로 형성되고 상기 각 원통형 구조 사이에 홀을 갖는 척 상부; 상기 척 상부의 하부에 형성되는 발열부; 상기 발열부의 하부에 형성되는 절연부; 및 상기 절연부 하부에 형성되는 매니퓰레이터 연결부 를 포함하여 이루어진 노이즈 감소를 위한 테스터 척에 의해 달성된다.The object of the present invention is formed of a multi-stage cylindrical structure and having a chuck upper portion between each cylindrical structure; A heating unit formed at a lower portion of the upper chuck; An insulation part formed under the heat generating part; And a manipulator connection portion formed under the insulation portion.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 4는 본 발명에 따른 테스터 척의 구조이다. 척 상부(90)는 원통형 구조로서 웨이퍼와의 접촉이 최소화되도록 다단의 원통형 구조로 형성된다. 상기 척 상부(90)의 하부에는 고온 테스트(hot temperature test) 후 빠르게 실내온도로 복귀하기 위한 발열부(20)를 구비하여 방열판 효과를 얻는다. 더욱이, 척 상부의 다단형 원통형 구조는 고온 테스트 후 빠르게 실내온도로 복귀하기 위한 방열판과 같은 역할을 하기 때문에 방열효과는 더욱 증가된다.4 is a structure of a tester chuck according to the present invention. The
상기 발열부(20)의 하부에는 절연부(30)를 구비하여 전기적인 노이즈를 제거한다. 상기 절연부(30)에 사용되는 재료로는 열전도도가 낮은 세라믹으로 구성된다. 상기 절연부(30)의 하부에는 다른 장치로 로딩 또는 언로딩하는 장치인 매니퓰레이터 연결부(40)를 구비한다.The lower portion of the
상기 발열부(20)와 매니퓰레이터 연결부(40) 사이는 절연체로 이루어진 절연부(30)로써 척 하부의 매니퓰레이터 연결부(40)로부터의 전기적인 노이즈를 차단한다. 상기 척 상부(90), 발열부(20), 절연부(30) 및 매니퓰레이터 연결부(40)를 고정시키는 역할을 하는 척 상, 하부간은 척 상부와 하부의 전기적인 차단을 위해 절연나사소켓(50)을 사용한다.Between the
도 5는 상기 척 상부의 다단의 원통형 구조가 갖는 특성을 알아 보기 위한 두 가지 DC 테스트 패턴이다. 도 5a의 패턴A에서 폴리(60)가 산화막(70)과 닿는 전체 면적은 12000㎛2 이고 도 5b의 패턴B에서 폴리(60)가 산화막(70)과 닿는 전체 면적은 2520㎛2 이다. 도 6은 상기 두 가지 DC 테스트 패턴에 대해 캐패시턴스를 측정한 결과이다.5 is two DC test patterns for examining the characteristics of the multi-stage cylindrical structure on the chuck. In the pattern A of FIG. 5A, the total area where the
도 6에서 볼 수 있는 바와 같이, 패턴A와 패턴B의 면적 차이는 4.76배(12000/2520)이고 포화된 상태에서 캐패시턴스 차이는 4.52배(1.07e-10/2.38e-11)로 패턴A의 캐패시턴스가 큼을 알 수 있다. 즉, 척과 웨이퍼의 접촉면적과 캐패시턴스의 크기는 정비례함을 알 수 있는 것이다. 따라서, 본 발명에 따른 척 상부의 다단의 원통형 구조로 인해 캐패시턴스의 크기를 줄임으로써 테스트 데이타의 왜곡을 방지할 수 있는 것이다.As can be seen in FIG. 6, the area difference between the pattern A and the pattern B is 4.76 times (12000/2520) and the capacitance difference is 4.52 times (1.07e-10 / 2.38e-11) in the saturated state. It can be seen that the capacitance is large. That is, it can be seen that the contact area of the chuck and the wafer and the magnitude of the capacitance are directly proportional. Therefore, due to the multi-stage cylindrical structure of the upper chuck according to the present invention it is possible to prevent the distortion of the test data by reducing the size of the capacitance.
도 7a와 도 7b는 각각 패턴A와 패턴B를 단면도로 나타낸 것이다. 상기 도 7의 웨이퍼(100)와 척(200) 간의 관계를 도 8에서 등가회로로 나타내었다. 도 8a와 도 8b는 각각 도 7a와 도 7b에 대한 등가회로이다. 도 8에서 더욱 명확히 볼 수 있는 바와 같이 웨이퍼와 척간의 접촉면적은 캐패시턴스의 크기와 비례함을 알 수 있다.7A and 7B show a pattern A and a pattern B, respectively, in a sectional view. The relationship between the
도 9는 본 발명에 따른 노이즈 감소를 위한 테스터 척의 조립된 사시도이다. 웨이퍼와 척 간의 접촉면을 최소화하기 위해 척 상부의 다단의 원통형 구조에 따라 형성된 원통형 홀(110)과 웨이퍼 로딩시 척 표면의 잔류 공기에 의해 웨이퍼가 미끄러짐을 방지하기 위해 통풍구(120)가 구비된 것을 볼 수 있다. 웨이퍼의 미끄러 짐은 웨이퍼의 크기가 커질수록 더욱 발생확률이 높아지는 바, 상기와 같은 통풍구(120)를 구비함으로써 이를 방지할 수 있다.9 is an assembled perspective view of a tester chuck for noise reduction according to the present invention. In order to minimize the contact surface between the wafer and the chuck, a
도 10은 도 9에 도시한 XX’간 단면도이다. 다단의 원통형 구조의 각 원통에는 상기 웨이퍼의 이탈방지를 위해 진공 홀(130)이 구비되며, 척 상, 하부간 절연소켓은 도체인 척 상부와 하부(매니퓰레이터 연결부)의 저항 접촉을 원천적으로 봉쇄한다.FIG. 10 is a cross-sectional view taken along line XX ′ of FIG. 9. Each cylinder of the multi-stage cylindrical structure is provided with a
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to the preferred embodiments as described above, it is not limited to the above embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.
따라서, 본 발명의 노이즈 감소를 위한 테스터 척은 상부의 다단의 원통형 구조로 웨이퍼와 척 간의 접촉면을 최소화함으로써 캐패시턴스 발생을 최소화하여 전기적 노이즈로부터 발생하는 왜곡된 데이타를 줄일 수 있으며, 통풍구를 구비하여 웨이퍼 로딩시 척 표면의 잔류 공기에 의해 웨이퍼가 미끄러짐을 방지하고, 척 상부와 하부간에 절연구조를 이룸으로써 전기적 노이즈를 줄이는 효과가 있다.Therefore, the tester chuck for noise reduction according to the present invention has a multi-stage cylindrical structure at the top thereof, which minimizes capacitance generation by minimizing the contact surface between the wafer and the chuck, thereby reducing distorted data generated from electrical noise. When loading, the wafer is prevented from slipping due to residual air on the surface of the chuck and an insulation structure is formed between the upper and lower portions of the chuck to reduce electrical noise.
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