KR100578259B1 - 전자장치및전자장치용막형성방법 - Google Patents

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Abstract

전자 장치는 기판(2) 내로 연장하는 공동(32)을 가진 반도체 기판(2)과, 반도체 기판 내의 공동(32)을 가로질러 연장하도록 반도체 기판 위에 형성된 막(8)과, 막(8)에 의해 지지되고 공동(32)에 인접하여 위치된 활성 영역(14, 30)을 포함한다. 막(8)은 산질화물 재료로 형성된 단일 유전층을 포함한다.

Description

전자 장치 및 전자 장치용 막 형성방법
(기술분야)
본 발명은 전자 장치들 및 전자 장치들을 형성하는 방법에 관한 것이다. 보다 상세하게는, 본 발명은 저전력 전자 장치들 및 이들의 제조방법에 관한 것이다.
(배경기술)
화학 센서는 액체 또는 기체 내에서 주어진 화학 종(species)의 농도를 감시하는 장치이다. 화학 센서 장치들은 센서 장치에 의해 검출될 특정 화학 물질에 민감한 감지층과, 실리콘 기판과 같은 반도체 기판 위에 집적된 히터를 포함한다. 히터는 감지층의 온도를 증가시켜 센서 장치의 감도를 증가시키고, 통상적으로 센서장치의 작동 중 25℃ 내지 600℃ 범위 내의 온도까지 감지층을 가열할 필요가 있다. 이 온도들에서, 실리콘 기판을 통한 열 에너지의 큰 손실이 있고, 따라서 이러한 장치들은 전력 소모가 크다.
높은 전력 소모는 센서 장치가 배터리에 의해 전력을 공급받을 필요가 있을때 특히 문제이다. 예를 들면, 몇몇 응용들은 배터리 백-업 동작을 필요로 할 수도있다. 이와 같은 배터리 전력 공급 응용들에 있어서, 전력 소모는 DC 모드에 있어서 400℃에서 약 6OmW이어야 한다.
반도체 화학 센서들에서의 전력 소모를 감소시키기 위해서, 센서 장치의 활성 영역 아래에(즉, 히터와 감지층 아래에) 얇은 막을 형성하기 위해 벌크 실리콘 기판의 후면을 마이크로 기계가공(micromachine)하는 것이 제안되어 있다(예를 들면, 프랑스 특허출원 FR-A-26l5287호 참조). 얇은 막은 실리콘 기판 상에 스핀 온(spin-on)에 의해 붕소 산화물(B2O3)의 용액을 침착시키고 이후 기판에 붕소 도펀트를 확산시킴으로써 형성된다. 이러한 기술은 벌크 실리콘 기판에 대한 열 손실을 감소시키지만, 막은 높은 열전도율(35Wm-1k-1)을 갖는 P+형 재료로 도핑된 실리콘층을 포함하기 때문에, 센서의 사용 중 열이 손실되고, 그로 인한 전력 소모는 배터리 백-업 동작과 같은 저전력 동작에 대해 여전히 너무 높다. 예를 들면, 400℃에서, 이러한 센서의 전력 소모는 DC 모드에서 200mW만큼 높을 수 있다.
열손실을 감소시키기 위한 다른 기술이 미국 특허 제 5,545,300 호에 개시 되어 있다. 이 특허에는 실리콘 질화물막 위에 형성된 유리막을 포함하는 복합막(composite membrane)을 사용하는 것이 개시되어 있다. 상기 기술에 의한 전력 소모의 감소는 복합 막에 사용된 실리콘 질화물막의 높은 열전도율(23Wm-1K-1)로 인해 제한된다. 이 미국 특허에 개시된 장치의 전력 소모는 DC 모드에 있어서 400℃에서 110mW에 가까우며, 이는 배터리 동작에 대해 여전히 너무 높다.
2개의 상이한 단계들(실리콘 질화물막의 침착에 이어서 실리콘 산화물막의 침착)이 복합막을 실현하기 위해 필요하기 때문에, 상기 미국 특허는 또한 여러 제조 단계들을 갖는 위에서 언급한 비용상의 불리한 점으로부터 어려움을 겪는다. 이 특허에 기술된 공정의 또다른 불리한 점은 실리콘 질화물층이 실리콘 기판의 상부위에 침착됨에 따라, 이러한 공정 단계는 집적 회로(IC) 기술과 호환되지 않는 실리콘 표면 위에 단층(dislocations)을 생성할 수 있다. 즉, 이러한 공정으로, 센서장치와 동일한 기판 위에 제어 칩을 집적시키는 것이 불가능할 것이다.
Sensors and Actuators A,41-42(1994)의 578-581쪽에 게재되고, J.Werno, R.Kersjes, W.Mokwa 및 H.Vogt에 의한 명칭이 '트렌치-에칭 기술의 사용에 의한 실 리콘막의 열손실 감소(Reduction of heat loss of silicon membranes by the use of trench-etching techniques)'인 논문에는, 산화물 충전 트렌치들에 의한 단결정실리콘 막들의 열절연을 개선하기 위한 해결책이 개시되어 있다. 이 해결책의 전력 소모는 DC 모드에 있어서 400℃에서 230mW이며, 이는 배터리 동작에 대해 여전히 너무 높다. 또한, 개시된 트렌치-에칭 기술은 3개의 연속하는 공정 단계들(SIMOX/에피택시/산화물 충전 트렌치들)을 채용하고, 따라서 제조 비용면에서 사용하기에는 고가의 기술이다.
따라서, 저전력에서 동작될 수 있는 개선된 전자 장치 및 이러한 전자 장치를 형성하는 방법을 제공할 필요가 있다.
(발명의 요약)
본 발명의 제 1 양상에 따르면, 첨부된 청구범위 제 1 항에 기재된 것과 같은 전자 장치가 제공된다.
본 발명의 제 2 양상에 따르면, 첨부된 청구범위 제 5 항에 기재된 것과 같은 전자 장치의 형성 방법이 제공된다.
본 발명에 따른 전자 장치와 전자 장치를 형성하는 방법이 첨부된 도면들을 참조하여 단지 예시적인 방법으로 설명될 것이다.
다음의 상세한 설명에 있어서, 본 발명은 화학 센서 장치와 관련하여 기술될것이다. 그러나, 본 발명은 벌크 기판의 공동 위에 전자 장치의 활성 영역을 지지하기 위해 막을 사용하는 열 센서, 열량측정 센서, 압력 센서, 마이크로폰, 잉크젯 센서, 마이크로펌프 및 마이크로시스템과 같은 임의의 다른 전자 장치들에 응용될 수도 있다는 것을 이해할 수 있을 것이다.
본 발명의 바람직한 실시예에 따른 화학 센서 장치를 형성하는 방법은, 여러제조 단계들 동안의 화학 센서 장치의 일부의 단순화된 개략 단면도인 도 1 내지 도 9를 참조하여 기술될 것이다. 이하의 설명에서 반도체 기판, 층들 및 영역들은 특정의 도전형들을 가지며 특정의 재료로 구성되는 것으로서 기술되지만, 이것은 단지 설명을 위한 것이다. 본 발명은 본 명세서서 언급되는 특정 도전형들이나 특정 재료들로 한정시키고자 하는 것은 아니다.
먼저, 도 1을 참조하면, 반도체 기판(2), 바람직하게는 실리콘 <100> 기판이 제공된다. 반도체 기판(2)은 제 1 면(4)과, 이 제 1 면(4)과 대향하는 제 2 면(6)을 가진다. 산질화물 재료의 유전층(8)이 제 1 면(4) 위에서 반도체 기판(2) 위에 형성된다(도 2 참조), 유전층(8)은 30㎚ 내지 3㎛ 범위의 두께(10)를 가진다.
바람직한 실시예에서, 유전층(8)은 조성 SiOxNy을 갖는 실리콘 산질화물 재료로 형성된다. 조성(즉 x 및 y 값들)은, 유전층(8)이 양호한 기계적 특성들과 1 내지 3OWm-1k-1(바람직하게는 5Wm-1k-1) 범위의 낮은 열전도율을 갖도록 선택된다. 양호한 기계적 특성들을 가진 유전층(8)은 장치의 높은 제조 수율(100%까지)을 보장한다.
유전층(8)의 기계적 특성들은 유전층(8)을 형성하는 실리콘 산질화물 재료의 영 계수 및 실리콘 산질화물 재료의 열팽창에 의존한다. 실리콘 산질화물 재료의 조성은 재료의 열팽창이 실질적으로 기판 재료의 열팽창과 같도록 선택된다. 실리콘 기판을 갖는 바람직한 실시예에서, 조성은 실리콘 산질화물 재료의 열팽창이 실질적으로 실리콘의 열팽창(즉, 2.5 × 10-6/℃)과 같도록 선택된다. 이것은 유전층(8)이 낮은 잔류 응력 레벨(low residual stress level)을 갖는 것을 보장한다.
실리콘 산질화물 재료의 조성은 또한 영 계수가 기판의 영 계수에 가깝도록 선택된다. 실리콘은 l70GPa의 영 계수를 갖기 때문에, 실리콘 산질화물 재료는 100내지 l80GPa 범위의 영 계수를 갖도록 배열된다.
유전층(8)은 PECVD(Plasma Enhanced Chemical Vapour Deposition) 또는CVD(Chemical Vapour Deposition)에 의해 형성될 수 있다. 플라즈마의 압력 및 파워를 조정함으로써 산질화물 재료의 조성을 제어하는 것이 용이하고, 그로 인해, 산질화물 유전층(8)은 낮은 열전도율 및 낮은 응력 모두에 대해 최적화될 수 있기 때문에 PECVD가 바람직하다.
바람직한 실시예에서, 0,17:0.14:0.14:0.55 비율의 실란, 암모니아, 질소 산화물 및 질소의 혼합물이 PECVD 공정에 사용되어, 조성 SiOxNy(x=0.89, y=0.74)를 갖는 유전층(8)을 제공한다. PECVD 공정은 회사명 "Applied Materials Inc."에 의해 공급되는 CVD 5000 챔버 내에서 수행되고, 이 챔버는 400℃의 온도까지 가열된다. 플라즈마 압력은 4.5Torr이고 플라즈마 파워는 325W이다.
또한 이제 도 3을 참조하면, 실리콘 산화물층(12)이 반도체 기판(2)의 제 2면(6) 위에 형성된다. 실리콘 산화물층(12)은 실리콘 기판의 열산화 또는 PECVD 또는 CVD에 의해 형성될 수 있다. 실리콘 기판의 산화 동안, 유전층(8)이 동시에 어닐링되기 때문에, 열 산화가 바람직하다.
유전층(8) 위에 도전층이 형성된다. 도전층은 이후 화학 센서 장치의 히터(14)를 형성하는 도전층의 일부(14)를 남기도록 패터닝 및 에칭된다(도 4 참조). 도전층은 폴리실리콘층 또는 양호한 도전율을 갖는 금속층을 포함하고, 저항력은 10-6ohm.cm 내지 10-3ohm.cm 범위에 있다. 도전층(14)의 두께(16)는 30㎚ 내지 3㎛이다.
도 5에서, 반도체 기판(2)의 후면 위의 실리콘 산화물층(12) 위에 마스킹층(18)이 형성된다. 마스킹층(18)의 두께(20)는 30㎚ 내지 3㎛이다. 바람직한 실시예에서, 유전층(8)의 PECVD 침착을 위해 사용되는 것과 동일한 장비를 사용하여 실리콘 산화물층(12) 위에 실리콘 질화물 마스킹층이 PECVD 침착된다. 실리콘 질화물 마스킹층(18)은 실리콘 기판(2)에 대해 불량한 접착력을 갖기 때문에, 실리콘 산화 물층(12)이 필요로 된다. 마스킹층(18)은 벌크 실리콘 기판(2)의 후면 마이크로 기계 가공 중 후면 하드 마스크로서 사용된다. 대안적으로, 수산화칼륨 용액 내에서의 실리콘 산질화물의 매우 낮은 에칭 레이트로 인해 실리콘 산질화물층은 마스킹층(18)으로서 사용될 수 있으며, 이 용액은 반도체 기판(2)을 에칭하기 위해 사용된다.
이후, 유전층(8) 및 도전층의 일부(14) 위에 제 1 절연층(22)이 침착된다. 바람직한 실시예에서, 제 1 절연층(22)은 PECVD 또는 LPCVD(Low Pressure Chemical Vapour Deposition)에 의해 유전층(8) 위에 침착되는 실리콘 이산화물층을 포함한다. 제 1 절연층(22)은 도전층까지 연장하는 콘택트 개구들(24)을 형성하기 위해 패터닝되고 에칭된다(도 6).
도 7에서, 마스킹층(18)이 패터닝되고, 이후 마스킹 층(18)과 실리콘 산화물 층(12)이 에칭되어 반도체 기판(2)의 제 2 면(6)까지 연장하는 개구(26)를 형성한다. 개구(26)는 반도체 기판(2)을 에칭하기 위한 영역을 규정한다.
이후 감지층(30)이 히터(14)와 중첩하도록 제 1 절연층(22)의 일부 위에 형성된다(도 8 참조). 감지층(30)은, 먼저 센서 장치에 의해 감지될 화학 종에 감응성이 있는 재료의 층을 장치 전체에 걸쳐 (스퍼터링, 증발, CVD 또는 스핀-온에 의해) 침착하고, 이후 패터닝을 사용하여, 감지층(30)을 남기기 위해 층의 일부를 제거함으로써 형성된다. 바람직한 실시예에서, 감지 재료는 금속 산화물이고, 표준리프트 오프(lift-off)기술이 사용된다. 또한, 중합 감지 재료들이 사용될 수도 있다.
이후, 전기적 콘택트가 히터(14)와 감지층(30)에 만들어진다. 예를 들면, 크롬/티탄/백금 피복과 같은 금속피복부(metallisation)가 증발에 의해 웨이퍼 위에 형성된다. 이후, 금속피복부는 리프트-오프 또는 에칭에 의해 패터닝되어 히터 금속 도전체들(28)(도 8)과 감지층 금속 도전체들(도시하지 않음)을 남긴다.
감지층(30)과 히터(14)를 포함하는, 화학 센서 장치의 활성 영역의 단열성(thermal isolation)을 개선하기 위해, 도 9에 도시된 것과 같이, 반도체 기판(2)은 개구(26)를 통해 에칭되거나 벌크 마이크로 기계 가공되어, 제 2 면(6)으로부터 반도체 기판(2)의 제 1 면(4)으로 연장하는 공동(32)을 형성한다. 산질화물 재료의 단일 유전층(8)은 본 발명에 따른 화학 센서 장치의 막을 형성하고, 이 막은 적어도 공동(32)을 가로질러 연장하고 화학 센서 장치의 활성 영역을 지지한다.
벌크 마이크로 기계 가공 공정은 이방성 에칭 공정이다. 바람직한 실시예에서, 수산화칼륨(KOH)으로 이루어지는 웨트 에칭액이 실리콘 기판(2)의 벌크를 제거하기 위해 사용된다. 산질화물 재료는 KOH에서 매우 낮은 에칭 레이트(0.04㎛/h)를 갖기 때문에, 유전층(8)은 에치 스톱층으로서 작용한다. 하기의 표 1은 상이한 종류의 막들에 대한 90℃에서의 에칭 레이트 및 KOH 기계적 수율에 관한 데이터를 나타낸다.
[표 1]
이러한 매우 낮은 에칭 레이트는, 유전막(8)의 두께가 정확하게 제어될 수 있고, 그에 따라, 하나의 웨이퍼 위, 웨이퍼 대 웨이퍼, 랏 대 랏(lot to lot)에서 센서 장치의 동일한 전력 소모가 제어될 수 있다는 것을 의미한다. 표 1에 주어진 에칭 레이트로부터 알 수 있는 것과 같이, 이것은 상술된 프랑스 특허 출원 FR-A-26l5287호에서의 막을 형성하는 P+실리콘 층을 갖는 경우에서는 아니다.
표 1은 또한 다른 종류의 재료의 막들에 대한 기계적 수율을 나타낸다. 표 1에서 알 수 있는 것과 같이, 본 발명에 따라 PECVD에 의해 침착된 산질화물 막은 양호한 기계적 특성들을 가진다.
전술한 바람직한 실시예에서, 실리콘 기판의 일부가 웨트 에칭 공정을 사용하여 후면 마이크로 기계 가공에 의해 제거된다. 또한, 공동 위에 막을 남기기 위해 실리콘 기판을 제거하기 위한 다른 기술들이 사용될 수도 있다. 예를 들면, 실리콘 기판은 (제 1 면(4) 위에) 웨트 에칭 공정을 사용하여 마이크로 기계 가공된 표면일 수도 있거나, 또는 실리콘 기판은 플라즈마 에칭과 같은 드라이 에칭 공정을 사용하여 마이크로 기계 가공된 후면 또는 표면일 수도 있거나, 또는 직접 웨이퍼 본딩 기술이 사용될 수도 있다. 후자의 기술에 있어서, 2개의 웨이퍼들이 함께 접합되고 나서, 하나의 웨이퍼가 마이크로 기계 가공되어 막을 제공한다.
본 발명의 산질화물 막(8)은 벌크 기판 제거 후 낮은 열전도율을 제공하고,또한 히터와 기판 사이의 절연층으로서 작용한다. 막에 의해 제공되는 단열 효과는 주로 막의 조성에 의존하는 PECVD 산질화물 막의 열전도율에 의해 결정된다.
도 10은 상이한 종류의 막에 대한 온도의 함수로서의 전력 소모의 그래프를 나타낸다. 곡선(40)으로 나타낸 것과 같이, 본 발명에 따른 산질화물 막은 넓은 온도 범위에 걸쳐 배터리 동작에 대한 저전력 요건을 충족한다.
요약하면, 본 발명은 낮은 열전도성(즉, 저전력 소모), 낮은 응력 레벨, KOH에서의 매우 낮은 에칭 레이트를 가지며 단지 단일의 고정 단계를 필요로 하는 산질화물 재료의 단일 유전층으로 이루어진 장치의 활성 영역을 지지하기 위한 막을 가진 장치를 제공한다. 따라서, 본 발명은 배터리 백-업과 같은 저전력 동작을 지원할 수 있고, 단순하고 제조 비용이 저렴한 막을 제공한다.
도 1 내지 도 9은 다양한 제조 단계들 동안의 본 발명에 따른 전자 장치의 일부의 단순화된 개략 단면도.
도 10은 상이한 종류의 막들에 대한 온도의 함수로서 전력 소모의 그래프를 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명*
2 : 기판 8 : 막
14 :활성 영역 30 : 활성 영역
32 : 공동

Claims (11)

  1. 전자 장치에 있어서:
    반도체 재료로 형성되는 반도체 기판(2)으로서, 상기 기판 내로 연장하는 공동(32)을 갖는, 상기 반도체 기판(2);
    상기 반도체 기판 내의 상기 공동을 가로질러 연장하도록 상기 반도체 기판위에 형성되는 막(8); 및
    상기 막(8)에 의해 지지되고 상기 공동(32)에 인접하여 위치되는 활성 영역(14, 22, 30)을 포함하고,
    상기 막(8)은,
    조성 SiOxNy을 갖는 실리콘 산질화물 재료로 형성되는 단일 유전층(8)으로서, x 및 y는, 실리콘 산질화물 재료가 기판 반도체 재료의 영 계수(Young's Modulus)와 실질적으로 동일한 영 계수, 기판 반도체 재료와 실질적으로 동일한 열 팽창 및1 내지 30Wm-1k-1 범위의 열 전도율을 갖도록 선택되는, 상기 단일 유전층(8)을 포함하는, 전자 장치.
  2. 제 1 항에 있어서,
    상기 산질화물 재료는 조성 SiOxNy(여기서, x=0.89, y=0.74)를 갖는, 전자 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전자 장치는 반도체 센서 장치를 포함하고,
    상기 활성 영역은,
    상기 막 위에 형성되는 도전층(14),
    상기 도전층 위에 형성되는 절연층(22), 및
    상기 절연층 위에 형성되는 감지층(sensitive layer)(30)을 포함하는, 전자장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 기판은 제 1 표면(4) 및 제 2 표면(6)을 갖고,
    상기 공동(32)은 상기 제 2 면(6)과 상기 제 1 면(4) 사이에서 상기 기판을 통해 연장하는, 전자 장치.
  5. 전자 장치의 활성 영역(14, 22, 30)을 지지하기 위한 막을 형성하는 방법에 있어서:
    반도체 재료로 형성되는 반도체 기판(2)을 제공하는 단계;
    조성 SiOxNy를 갖는 실리콘 산질화물 재료의 단일 유전층을 포함하는 막(8)을 상기 반도체 기판 위에 형성하는 단계로서, x 및 y는, 실리콘 산질화물 재료가 기판 반도체 재료의 영 계수와 실질적으로 동일한 영 계수, 기판 반도체 재료와 실질적으로 동일한 열 팽창 및 1 내지 30Wm-1k-1 범위의 열 전도율을 갖도록 선택되는, 상기 막(8)을 형성하는 단계;
    상기 단일 유전층(8) 위에 상기 전자 장치의 상기 활성 영역을 형성하는 단계; 및
    상기 기판 내에 공동(32)을 제공하기 위해 상기 반도체 기판의 일부를 제거하는 단계를 포함하고,
    상기 단일 유전층(8)은 상기 공동(32)을 가로질러 연장하는, 전자 장치의 활성 영역을 지지하기 위한 막을 형성하는 방법.
  6. 제 5 항에 있어서,
    상기 반도체 기판은 제 1 면(4) 및 제 2 면(6)을 갖고,
    상기 막(8)을 형성하는 단계는 상기 반도체 기판의 상기 제 1 면 위에 상기 막을 형성하는 단계를 포함하고,
    상기 반도체 기판의 일부를 제거하는 단계는,
    상기 막을 형성한 후에, 상기 반도체 기판의 상기 제 2 면(6) 위에 마스킹층(18)을 형성하는 단계,
    상기 마스킹층을 통해 상기 제 2 면까지 연장하는 개구(26)를 제공하기 위해 상기 마스킹층의 일부를 제거하는 단계, 및
    상기 제 2 면과 상기 막 사이에서 연장하는 상기 공동(32)을 제공하기 위해 상기 개구를 통해 상기 반도체 기판을 에칭하는 단계를 포함하는, 전자 장치의 활성 영역을 지지하기 위한 막을 형성하는 방법.
  7. 제 6 항에 있어서,
    상기 에칭하는 단계는 수산화칼륨을 포함하는 용액에 의해 상기 반도체 기판을 웨트 에칭(wet etching)하는 단계를 포함하는, 전자 장치의 활성 영역을 지지하기 위한 막을 형성하는 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 반도체 기판은 실리콘 기판을 포함하고,
    상기 마스킹층은 상기 제 2 면 위의 실리콘 산화물층 및 상기 실리콘 산화물 층 위의 실리콘 질화물층을 포함하는, 전자 장치의 활성 영역을 지지하기 위한 막을 형성하는 방법.
  9. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 막을 형성하는 단계는 상기 반도체 기판 위에 실리콘 산질화물 재료의 단일 유전층을 침착하는 단계를 포함하는, 전자 장치의 활성 영역을 지지하기 위한 막을 형성하는 방법.
  10. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 산질화물 재료는 조성 SiOxNy(여기서, x=0.89, y=0.74)를 갖는, 전자 장치의 활성 영역을 지지하기 위한 막을 형성하는 방법.
  11. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 전자 장치는 반도체 센서 장치이고,
    상기 방법은,
    상기 단일 유전층(8)의 일부 위에 도전층(14)을 형성하는 단계,
    상기 단일 유전층(8) 및 상기 도전층(14) 위에 제 1 절연층(22)을 형성하는 단계,
    상기 도전층(14)으로 연장하는 콘택트 개구들(24)을 형성하기 위해 상기 제 1 절연층(22)의 일부분들을 제거하는 단계,
    감지층(30)을 형성하는 단계로서, 상기 감지층이 상기 도전층 위로는 연장하지만 상기 콘택트 개구들(24) 위로는 연장하지 않도록 상기 제 1 절연층(22)의 일부 위에 상기 감지층(30)을 형성하는 단계, 및
    상기 도전층 및 상기 감지층에 전기적 콘택트들을 형성하는 단계를 더 포함하는, 전자 장치의 활성 영역을 지지하기 위한 막을 형성하는 방법.
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US5545300A (en) * 1993-12-04 1996-08-13 Goldstar Co., Ltd. Low power consumption type thin film gas sensor

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