KR100569567B1 - A align key of the semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 정렬키에 관한 것으로, 키 오픈 마스크 공정의 생략으로 공정을 단순화시키고 그에 따른 반도체소자의 생산 단가를 감소시킬 수 있도록 하기 위하여, 소정 광원에 반응하도록 소정 두께로 반도체 기판의 정렬키 영역에 트렌치형 정렬키를 형성하고, 트렌치형 정렬키를 포함하는 반도체 기판 상부에 게이트전극 물질층인 폴리실리콘층, 텅스텐 실리사이드층, 하드마스크층, 층간절연막 및 감광막을 형성하되, 텅스텐 실리사이드층이 소정 광원에 반응하도록 소정 두께로 형성하는 반도체소자의 정렬키를 형성함으로써 공정 단순화에 따른 생산성을 향상시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an alignment key of a semiconductor device, and to align the semiconductor substrate to a predetermined thickness to respond to a predetermined light source in order to omit the key open mask process to simplify the process and thereby reduce the production cost of the semiconductor device. A trench alignment key is formed in the key region, and a polysilicon layer, a tungsten silicide layer, a hard mask layer, an interlayer insulating film, and a photoresist layer are formed on the semiconductor substrate including the trench alignment key, and a tungsten silicide layer. By forming an alignment key of a semiconductor device having a predetermined thickness so as to respond to the predetermined light source, it is a technology capable of improving productivity due to process simplification and thereby improving characteristics and reliability of the semiconductor device.
Description
도 1은 본 발명에 따라 형성된 정렬키를 도시한 단면도.1 is a cross-sectional view showing an alignment key formed in accordance with the present invention.
도 2는 게이트전극 물질층인 텅스텐 실리사이드의 두께에 따른 정렬도 변화를 도시한 그래프.FIG. 2 is a graph illustrating the degree of alignment change according to the thickness of tungsten silicide as the gate electrode material layer. FIG.
도 3a 및 도 3b는 소자분리막의 깊이에 따른 정렬도 변화를 도시한 그래프.3A and 3B are graphs illustrating a change in alignment according to the depth of device isolation layers.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
11 : 반도체기판 13 : 트렌치형 정렬키11
15 : 폴리실리콘층 17 : 텅스텐 실리사이드층15
19 : 하드마스크층 21 : 층간절연막19: hard mask layer 21: interlayer insulating film
23 : 감광막23: photosensitive film
본 발명은 반도체소자의 정렬키에 관한 것으로, 특히 소자분리막의 형성공정후 후속 공정을 진행하기 위한 정렬키(alignment key)의 키 오픈 마스크 공정을 생략하기 위하여 정렬키 영역의 소자분리막 및 게이트전극 물질층의 두께를 조절하고 소정 광원을 이용하여 정렬키를 측정하는 기술에 관한 것이다. BACKGROUND OF THE
일반적으로, 반도체소자의 제조 공정은 웨이퍼 상에 형성된 정렬키를 이용하여 후속 공정으로 형성되는 각각의 소자를 형성함으로써 예정된 특성을 반도체소자를 제공한다. In general, the manufacturing process of a semiconductor device provides a semiconductor device with predetermined characteristics by forming each device formed in a subsequent process using an alignment key formed on a wafer.
도시되지 않았으나 종래기술에 따른 반도체소자의 정렬키 형성방법을 설명하면 다음과 같다. Although not shown, a method of forming an alignment key of a semiconductor device according to the related art is as follows.
먼저, 반도체기판 상에 활성영역을 정의하는 소자분리막을 형성한다. First, an isolation layer defining an active region is formed on a semiconductor substrate.
여기서, 상기 소자분리막은 트렌치형으로 형성한다. 이때, 정렬키가 형성될 영역인 정렬키 영역의 소자분리막은 후속 공정의 진행시 정렬키 역할을 한다. Here, the device isolation layer is formed in a trench type. In this case, the device isolation layer of the alignment key region, which is the region where the alignment key is to be formed, serves as the alignment key in the subsequent process.
이때, 상기 반도체기판의 상부구조는 평탄화된 형태로 형성된다. At this time, the upper structure of the semiconductor substrate is formed in a flattened form.
그 다음, 전체표면상부에 정렬키를 형성하기 위하여 키 오픈 마스크 공정으로 정렬키를 형성한다. Then, an alignment key is formed by a key open mask process to form the alignment key on the entire surface.
그 다음, 상기 키 오픈 마스크 공정으로 형성된 정렬키를 이용하여 후속 공정을 진행한다. Then, the subsequent process is performed using the alignment key formed by the key open mask process.
그러나, 상기 키 오픈 마스크 공정을 생략하는 경우는 후속 공정의 정렬이 어려워 예정된 위치에 필요한 구조물을 형성할 수 없게 된다. However, in the case where the key open mask process is omitted, it is difficult to align the subsequent process so that a structure necessary for a predetermined position cannot be formed.
상기한 바와 같이 종래기술에 따른 반도체소자의 정렬키 및 정렬키 측정방법은, 다층 구조로 형성되는 반도체소자의 제조 공정에 필요한 정렬키를 각각 층을 형성할 때마다 기준이 되도록 형성하므로, 그에 따른 생산단가가 증가하는 문제점이 있다. 또한, 정렬키 형성공정을 생략할 경우 후속 공정을 진행하기 어려워지는 문제점이 있다. As described above, the alignment key and the alignment key measuring method of the semiconductor device according to the related art are formed so that the alignment keys necessary for the manufacturing process of the semiconductor device having the multilayer structure are formed as the reference for each layer. There is a problem that the production cost increases. In addition, when the alignment key forming process is omitted, it is difficult to proceed with the subsequent process.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 반도체 기판의 정렬키 영역에 정렬키용 소자분리막을 형성하고 후속 공정의 정렬키 오픈 공정 없이 소자분리막을 정렬키로 사용하여 소자분리막을 포함하는 반도체 기판 상부에 게이트전극 물질층을 형성하되, 그 두께를 조절하여 형성하여 정렬마크를 형성하고 소정 광원을 이용하여 정렬도를 측정함으로써 정렬키를 용이하게 측정할 수 있도록 하는 반도체소자의 정렬키를 제공하는데 그 목적이 있다. The present invention provides a semiconductor substrate including an element isolation film by forming an element isolation film for an alignment key in an alignment key region of a semiconductor substrate and using the device isolation film as an alignment key without an alignment key open process in a subsequent process. Forming a gate electrode material layer on the upper side, by adjusting the thickness to form an alignment mark and to provide an alignment key of the semiconductor device to easily measure the alignment key by measuring the degree of alignment using a predetermined light source. The purpose is.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 정렬키는,
반도체 기판의 정렬키 영역에 형성된 트렌치형 정렬키와, 트렌치형 정렬키를 포함하는 반도체 기판 상부에 형성된 폴리실리콘층, 텅스텐 실리사이드층, 하드마스크층, 층간절연막 및 감광막의 적층구조로 이루어진 게이트전극 물질층을 포함하되, 키 오픈 마스크 공정을 생략하기 위하여 트렌치형 정렬키를 소정 광원에 반응하도록 소정 두께로 형성하며, 텅스텐 실리사이드층을 소정 광원에 반응하도록 소정 두께로 형성하는 것을 특징으로 한다. 여기서, 소정 광원은 633㎚의 파장을 갖는 적색 레이저를 이용하는 것이 바람직하다. 또한, 소정 광원에 반응하는 트렌치형 정렬키는 1 내지 450Å의 두께로 형성하며, 텅스텐 실리사이드층은 1000Å 이하의 두께로 형성하는 것이 바람직하다. In order to achieve the above object, the alignment key of the semiconductor device according to the present invention,
A gate electrode material including a trench alignment key formed in an alignment key region of a semiconductor substrate and a stacked structure of a polysilicon layer, a tungsten silicide layer, a hard mask layer, an interlayer insulating film, and a photoresist film formed on the semiconductor substrate including the trench alignment key. Including a layer, in order to omit the key open mask process, the trench-type alignment key is formed to a predetermined thickness to respond to a predetermined light source, and the tungsten silicide layer is formed to a predetermined thickness to react to a predetermined light source. Here, it is preferable that a predetermined light source uses a red laser having a wavelength of 633 nm. In addition, it is preferable that the trench type alignment key responding to a predetermined light source is formed to a thickness of 1 to 450 mW, and the tungsten silicide layer is formed to a thickness of 1000 mW or less.
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이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명에 따라 형성된 반도체소자의 정렬키를 도시한 단면도이다. 1 is a cross-sectional view showing an alignment key of a semiconductor device formed in accordance with the present invention.
먼저, 반도체 기판(11)의 정렬키 영역에 트렌치형 정렬키(13)를 형성하되, 소정 광원에 반응하는 두께로 형성한다. First, the trench
이때, 트렌치형 정렬키(13)는 1 내지 450 Å 두께로 형성된다. At this time, the trench
또한, 소정 광원은 633㎚의 파장을 갖는 적색 레이저가 사용된다. In addition, a red laser having a wavelength of 633 nm is used as the predetermined light source.
그 다음, 후속 공정으로 633㎚의 파장을 갖는 적색 레이저를 이용하여 트렌치형 정렬키(13)를 읽고 이를 이용한 정렬공정을 실시한다. Subsequently, the
그리고, 트렌치형 정렬키(13)를 포함하는 반도체 기판(11) 상에 게이트전극 물질층인 폴리실리콘층(15), 텅스텐 실리사이드층(17), 하드마스크층(19), 층간절연막(21) 및 감광막(23)을 형성한다. In addition, a
이때, 텅스텐 실리사이드층(17)은 633㎚의 파장을 갖는 적색 레이저에 반응하는 두께로 형성하되, 그 두께는 1000 Å 이하로 형성한다.At this time, the
도 2는 텅스텐 실리사이드층(17)의 두께 변화에 대한 정렬 정확도에 대한 변화를 도시한 그래프로서, 텅스텐 실리사이드층(17)이 얇아질수록 정확도가 높아짐을 볼 수 있다. FIG. 2 is a graph illustrating a change in alignment accuracy with respect to a change in thickness of the
이때, 633㎚의 파장을 갖는 적색 레이저를 사용할 때 소정 두께를 갖는 텅스텐 실리사이드층(17)에서 정렬 정확도가 높음을 볼 수 있다. At this time, it can be seen that the alignment accuracy is high in the
도 3a 및 도 3b는 트렌치형 정렬키(13)의 두께 변화에 따른 정렬의 정확도 변화를 도시한 그래프로서, 633㎚의 파장을 갖는 적색 레이저를 사용할 때 키 오픈 마스크 공정을 하지 않고도 소정 두께를 갖는 트렌치형 정렬키(13)에서 정렬의 정확도가 높음을 볼 수 있다. 3A and 3B are graphs showing a change in accuracy of alignment according to a change in thickness of the trench-
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 정렬마크는, 트렌치형 정렬키가 형성된 반도체기판 상에 별도의 키 오픈 마스크 공정을 실시하지 않아도 특정 레이저를 이용하여 정렬도의 정확도를 향상시킬 수 있으므로 키 오픈 마스크 공정을 생략할 수 있어 공정을 단순화시키고 그에 따른 생산성, 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다. As described above, the alignment mark of the semiconductor device according to the present invention can improve the accuracy of alignment by using a specific laser without performing a separate key open mask process on the semiconductor substrate on which the trench type alignment key is formed. The key open mask process can be omitted, thus simplifying the process and improving the productivity, properties and reliability.
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Citations (4)
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JP2001052993A (en) * | 1999-08-16 | 2001-02-23 | Sony Corp | Semiconductor device and manufacture thereof |
KR20010064079A (en) * | 1999-12-24 | 2001-07-09 | 박종섭 | A method for forming alignment mark with improved alignment accuracy |
US6313542B1 (en) * | 1997-08-28 | 2001-11-06 | Vlsi Technology, Inc. | Method and apparatus for detecting edges under an opaque layer |
KR20030002356A (en) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | Method for manufacturing an alignment key of semiconductor device |
-
2003
- 2003-12-24 KR KR1020030096502A patent/KR100569567B1/en not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6313542B1 (en) * | 1997-08-28 | 2001-11-06 | Vlsi Technology, Inc. | Method and apparatus for detecting edges under an opaque layer |
JP2001052993A (en) * | 1999-08-16 | 2001-02-23 | Sony Corp | Semiconductor device and manufacture thereof |
KR20010064079A (en) * | 1999-12-24 | 2001-07-09 | 박종섭 | A method for forming alignment mark with improved alignment accuracy |
KR20030002356A (en) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | Method for manufacturing an alignment key of semiconductor device |
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