KR100569260B1 - 쇼트 방지를 위한 전극 배선 형성방법 - Google Patents
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Abstract
본 발명은 쇼트 방지를 위한 전극 배선 형성방법을 개시한다. 개시된 본 발명은, 기판 상에 게이트 전극 배선과 스토리지 전극을 형성하는 단계; 상기 기판 결과물 상에 게이트 절연막을 증착하는 단계; 상기 게이트 절연막을 식각하여 상기게이트 전극 배선과 스토리지 전극 형성시 유발된 게이트 전극 배선과 스토리지 전극간의 쇼트 발생 가능 영역을 노출시키는 단계; 상기 게이트 전극 배선 상의 게이트 절연막 부분 상에 채널층과 오믹콘택층을 형성하여 박막트랜지스터 영역을 한정하는 단계; 상기 박막트랜지스터 영역의 일측과 상기 스토리지 전극 상부에 화소 전극을 형성하는 단계; 상기 박막트랜지스터 영역 상에 소오스/드레인 전극을 형성하는 단계; 상기 소오스/드레인 전극이 형성된 결과물 상에 게이트 전극 배선과 스토리지 전극간의 쇼트 발생 가능 영역이 노출되도록 패시베이션막을 형성하는 단계; 및 상기 패시베이션막을 마스크로 이용하여 상기 쇼트 발생 가능 영역을 재식각하는 단계;를 포함하는 것을 특징으로 한다.
Description
본 발명은 액정표시장치의 제조방법에 관한 것으로, 보다 구체적으로는, 액정표시장치의 제조시 전극 배선들간 쇼트를 방지할 수 있는 쇼트 방지를 위한 전극배선 형성방법에 관한 것이다.
액정표시장치는 고화질을 제공하기 위하여 다수개의 화소가 액티브 매트릭스형태로 배열된다.
여기서, 다수의 화소를 액티브 매트릭스 형태로 배열하기 위하여는 수 개의다른 극성을 띠는 전극 배선들이 인접 또는 교차배열되어야 한다.
그러나, 전극 배선들을 배열시키는데 있어서, 단위 면적에 다수의 배선들을 집적시켜야 하므로, 전극 배선들간에 쇼트(short)가 발생되기 쉽다.
만약, 배선간에 쇼트가 발생되면, 공지된 여러 리페어 공정에 의하여 치유하거나, 심각한 쇼트인 경우에는 쇼트가 발생된 라인 전체를 사용하지 못하게 된다.
종래의 리페어 방법으로는 레이져 빔을 이용하는 레이져 리페어 방식이 있다. 이 레이져 리페어 방식은 쇼트 발생 부분에 레이져 빔을 조사하여, 쇼트된 부분을 녹여서 제거하므로써, 리페어한다.
그러나, 상기한 레이져 리페어 방식은 다음과 같은 문제점을 지닌다.
첫째로, 레이져 리페어를 사용하기 위하여는 별도로 쇼트가 발생 부분 육안 또는 전기적 테스트에 의하여 찾아야 한다. 그러므로, 별도의 육안 테스트 또는 전기적 테스트 단계가 요구된다.
둘째로, 레이져 리페어 공정을 실시하기 위하여는 레이져 리페어 장비가 요구되고, 레이져 빔에 의하여 전극 배선을 녹이는데, 장시간이 소요된다. 따라서, 제조 비용이 상승하게 된다.
셋째로, 쇼트 발생 부분을 레이져 빔에 의하여 리페어한다 하더라도, 완벽하게 제거되지 않고, 결과물 표면에 배선 찌거기가 남아있게 되어, 깨끗한 표면을 제공하기 어렵다.
따라서, 본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위해 안출된것으로서, 별도의 레이져 리페어 공정없이도 전극 배선들간의 쇼트를 방지할 수 있는 쇼트 방지를 위한 전극 배선 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 견지에 따르면, 기판 상에 게이트 전극 배선과 스토리지 전극을 형성하는 단계; 상기 기판 결과물 상에 게이트 절연막을 증착하는 단계; 상기 게이트 절연막을 식각하여 상기 게이트 전극 배선과 스토리지 전극 형성시 유발된 게이트 전극 배선과 스토리지 전극간의 쇼트발생 가능 영역을 노출시키는 단계; 상기 게이트 전극 배선 상의 게이트 절연막 부분 상에 채널층과 오믹콘택층을 형성하여 박막트랜지스터 영역을 한정하는 단계; 상기 박막트랜지스터 영역의 일측과 상기 스토리지 전극 상부에 화소 전극을 형성하는 단계; 상기 박막트랜지스터 영역 상에 소오스/드레인 전극을 형성하는 단계;상기 소오스/드레인 전극이 형성된 결과물 상에 게이트 전극 배선과 스토리지 전극간의 쇼트 발생 가능 영역이 노출되도록 패시베이션막을 형성하는 단계; 및 상기 패시베이션막을 마스크로 이용하여 쇼트 발생 가능 영역을 재식각하는 단계;를 포함하는 것을 특징으로 하는 쇼트 방지를 위한 전극 배선 형성방법이 제공된다.
본 발명에 의하면, 쇼트 발생 부분을 별도의 레이져 리페어 공정없이 진행되는 공정중에 제거함으로써 추가되는 공정이 없다. 이에 따라, 레이져 장비가 요구되지 않고, 제조 공정 시간도 단축된다. 아울러, 식각 공정에 의하여 쇼트 부분이 제거되므로, 기판에 찌거기 등이 남아있지 않는다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 1은 쇼트가 발생된 전극 배선을 보인 평면도이고, 도 2a 내지 도 2e는 본 발명에 따른 쇼트 방지를 위한 전극 배선 형성방법을 설명하기 위한 단면도이다.
도 1에서 참조 번호 1은 게이트 전극 배선이고, 3은 스토리지 전극이며, 5는 게이트 전극 배선(1)과 스토리지 전극(3)간의 발생된 쇼트 부분이다.
도 1에서와 같이, 게이트 전극 배선(1)과 스토리지 전극(3)을 동시에 형성하게 되면, 게이트 버스 라인(1)과 스토리지 전극 배선(3) 사이의 간격이 미세함으로 인하여 쇼트 발생 부분(5)이 형성된다.
이러한 쇼트 발생 부분(5)을 제거하고자, 본 실시예에서는 쇼트 발생 부분(5)을 레이져 리페어하지 않고 박막트랜지스터를 제조하는 중에 제거한다.
즉, 본 실시예를 자세히 설명하면, 도 2a에 도시된 바와 같이, 게이트 전극배선(1)과 스토리지 전극(3)이 형성된 기판(100) 상부에 게이트 절연막(6)을 형성한다. 이때, 상기 게이트 전극(1)과 스토리지 전극(3)의 형성시에는 인접 배열되는 상기 게이트 전극 배선(1)과 스토리지 전극(3) 사이에서 쇼트 발생 부분(5)이 형성될 수 있다.
이어서, 도 2b에 도시된 바와 같이, 상기 게이트 절연막(6)을 게이트 전극 배선(1)과 이에 인접 배열되는 스토리지 전극(3)간 쇼트 발생 가능 영역, 즉, 상기 쇼트 발생 부분(5)이 노출되도록 식각한다. 그리고나서, 채널층으로 이용되는 비정질실리콘층(7)과 오믹콘택층으로 이용되는 고농도 불순물이 도핑된 비정질실리콘층(8)을 순차적으로 적층한 다음, 게이트 전극 배선(1)의 소정 부분을 덮도록 패터닝하여 박막트랜지스터 영역을 한정한다.
그후, 도 2c에 도시된 바와 같이, 결과물 상부에 ITO(indium tin oxide)층을 형성한 다음, 이를 패터닝하여 화소 전극(9)을 형성한다.
그리고나서, 도 2d에 도시된 바와 같이, 화소 전극(9)이 형성된 전체 구조물상부에 금속막을 증착한 다음, 이를 패터닝하여 소오스 전극(10a)과 드레인 전극(10b)을 형성한다. 이때, 소오스 전극(10a) 및 드레인 전극(10b)을 형성하기 위한 식각 공정으로 비정질실리콘층(7)의 소정 부분이 노출되고, 드레인 전극(10b)은 도핑된 비정질실리콘층(8) 상부에 놓이면서 화소 전극(9)과 콘택되도록 형성되어 박막트랜지스터가 완성된다.
그후, 도 2e에 도시된 바와 같이, 박막트랜지스터가 형성된 기판 결과물 상부에 패시베이션막(10)을 증착한 다음, 패드를 오픈시키기 위한 공정과 더불어 쇼 트 발생 가능 영역, 즉, 상기 쇼트 발생 부분(5)이 노출되도록 상기 패시베이션막(10)을 패터닝한다. 그리고나서, 패터닝된 패시베이션막(10)을 마스크로 이용하여 노출된 쇼트 발생 부분(5)을 재식각하여 제거한다.
이와같이 본 실시예에서는 인접 배열하는 전극 부분 사이에 쇼트 발생시, 쇼 트 발생 부분을 레이져 리페어 방식으로 제거하지 않고, 후속으로 진행되는 다른층의 패터닝 공정과 동시에 쇼트 부분을 식각 제거한다. 따라서, 쇼트가 자주 발생되는 부분을 고려하여 마스크 패턴을 디자인하면, 추가되는 공정없이 쇼트 발생 부분을 제거할 수 있다.
한편, 본 실시예에서는 액정표시장치의 일 부분에 대하여만 예를들어 설명하였지만, 본 발명은 상기한 실시예에만 국한되지 않고, 쇼트가 발생된 모든 전극 배선 부분에 적응할 수 있다.
이상에서 설명한 바와 같이, 본 발명은 쇼트가 발생된 부분을 별도의 레이져리페어 공정을 진행하지 않고 진행되는 공정중에 제거함으로써 공정 추가를 배제할수 있다.
이에 따라, 본 발명의 경우는 레이져 장비가 요구되지 않으며, 제조 공정 시간도 단축할 수 있다.
아울러, 식각 공정에 의하여 쇼트 발생 부분이 제거되므로, 본 발명의 경우는 기판에 찌거기 등이 남아있지 않게 된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1은 쇼트가 발생된 전극 배선을 보인 평면도.
도 2a 내지 도 2e는 본 발명에 따른 쇼트 방지를 위한 전극 배선 형성방법을 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
1 : 게이트 전극 배선 3 : 스토리지 전극
5 : 쇼트 발생 부분 6 : 게이트 절연막
7 : 비정질 실리콘층 8 : 도핑된 비정질 실리콘층
9 : 화소 전극 10a,10b : 소오스, 드레인 전극
Claims (1)
- 기판 상에 게이트 전극 배선과 스토리지 전극을 형성하는 단계;상기 기판 결과물 상에 게이트 절연막을 증착하는 단계;상기 게이트 절연막을 식각하여 상기 게이트 전극 배선과 스토리지 전극 형성시 유발된 게이트 전극 배선과 스토리지 전극간의 쇼트 발생 가능 영역을 노출시키는 단계;상기 게이트 전극 배선 상의 게이트 절연막 부분 상에 패널층과 오믹콘택층을 형성하여 박막트랜지스터 영역을 한정하는 단계;상기 박막트랜지스터 영역의 일측과 상기 스토리지 전극 상부에 화소 전극을 형성하는 단계;상기 박막트랜지스터 영역 상에 소오스/드레인 전극을 형성하는 단계;상기 소오스/드레인 전극이 형성된 결과물 상에 게이트 전극 배선과 스토리지 전극간의 쇼트 발생 가능 영역이 노출되도록 패시베이션막을 형성하는 단계; 및상기 패시베이션막을 마스크로 이용하여 상기 쇼트 발생 가능 영역을 재식각하는 단계;를 포함하는 것을 특징으로 하는 쇼트 방지를 위한 전극 배선 형성방법.
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