KR100567628B1 - Method for forming metal layer pattern in semiconductor processing - Google Patents

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Abstract

반도체 장치의 금속막 패턴을 형성하는 방법이 개시되어 있다. 반도체 기판상에 형성된 절연막을 연마하여 평탄화하고, 평탄화된 절연막에 포토리소그래피 공정을 수행하여 개구부를 형성한다. 상기 평탄화된 절연막에 금속물질을 증착하여 상기 개구부를 매립하는 금속막을 형성한다. 상기 절연막이 표면에 드러날 때까지 금속막을 연마하고, 이때 절연막의 표면에 연마되지 않고 남아있는 금속 레지듀가 발생된다. 상기 결과물에 불활성 가스 이온을 사용한 경사 식각을 수행하여 금속 레지듀를 제거하여 금속막 패턴을 형성한다. 따라서 상기 금속막 패턴의 형성시에 발생되는 금속 레지듀를 용이하게 제거하여 반도체 장치에서 발생되는 금속 브리지 등과 같은 불량의 발생을 최소화 할 수 있다. A method of forming a metal film pattern of a semiconductor device is disclosed. The insulating film formed on the semiconductor substrate is polished and planarized, and an opening is formed by performing a photolithography process on the flattened insulating film. A metal material is deposited on the planarized insulating film to form a metal film filling the opening. The metal film is polished until the insulating film is exposed to the surface, at which time a metal residue remaining on the surface of the insulating film is left. The resultant is subjected to oblique etching using inert gas ions to remove the metal residue to form a metal film pattern. Therefore, the metal residue generated during the formation of the metal film pattern can be easily removed to minimize the occurrence of defects such as a metal bridge generated in the semiconductor device.

Description

반도체 장치의 금속막 패턴 형성 방법{Method for forming metal layer pattern in semiconductor processing}Method for forming metal layer pattern in semiconductor processing

도 1a 내지 도 1f는 종래의 반도체 장치의 금속막 패턴 형성 방법을 설명하기 위한 단면도들이다.1A to 1F are cross-sectional views illustrating a metal film pattern forming method of a conventional semiconductor device.

도 2a 내지 도 2f는 본 발명의 제 1실시예에 따른 반도체 장치의 금속막 패턴 형성 방법을 설명하기 위한 단면도들이다.2A to 2F are cross-sectional views illustrating a method of forming a metal film pattern of a semiconductor device according to a first embodiment of the present invention.

도 3a 내지 도 3g는 본 발명의 제 2실시예에 따른 반도체 장치의 금속막 패턴 형성 방법을 설명하기 위한 단면도들이다. 3A to 3G are cross-sectional views illustrating a method of forming a metal film pattern of a semiconductor device according to a second embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10, 30, 50 : 반도체 기판 12, 32, 52 : 하부 구조물10, 30, 50: semiconductor substrate 12, 32, 52: substructure

14, 14a, 34, 34a, 54, 54a : 절연막 16, 36, 56 : 스크레치14, 14a, 34, 34a, 54, 54a: insulating film 16, 36, 56: scratch

16a, 22, 36a, 42, 56a, 64 : 금속 레지듀 20, 40, 60 : 금속막 16a, 22, 36a, 42, 56a, 64: metal residue 20, 40, 60: metal film

20a, 40a, 62 : 금속막 패턴 18, 38, 58a : 개구부20a, 40a, 62: metal film patterns 18, 38, 58a: openings

58 : 요부 58: the main part

본 발명은 반도체 장치의 금속막 패턴 형성 방법에 관한 것이다. 보다 상세하게 본 발명은, 반도체 장치의 금속막의 평탄화를 위한 연마시에 생성되는 금속 레지듀을 제거할 수 있는 반도체 장치의 금속막 패턴 형성 방법에 관한 것이다.The present invention relates to a method of forming a metal film pattern of a semiconductor device. More specifically, the present invention relates to a method for forming a metal film pattern of a semiconductor device capable of removing a metal residue produced during polishing for planarization of a metal film of a semiconductor device.

근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 상기 반도체 장치의 집적도 향상을 위한 주요한 기술로서 미세 가공 기술에 대한 요구도 엄격해지고 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. In response to such demands, manufacturing techniques have been developed for semiconductor devices to improve the degree of integration, reliability, and response speed. As a major technology for improving the integration degree of the semiconductor device, the demand for fine processing technology is also becoming more stringent.

상기 집적도 향상을 위한 미세 가공 기술중의 하나가 평탄화 기술로서, 최근의 반도체 제조에서는 연마패드를 사용하여 피가공막을 직접 연마하는 화학 기계적 연마(chemical mechanical polishing : CMP)를 주로 수행하고 있다.One of the microfabrication techniques for improving the degree of integration is a planarization technique. In recent years, semiconductor manufacturing mainly performs chemical mechanical polishing (CMP), which directly polishes a process film using a polishing pad.

상기 화학 기계적 연마는 Huynh et al.에게 허여된 미합중국 특허 제 5,896,870,호 및 Shimora et al.에게 허여된 미합중국 특허 제5,922,620호에 개시되어 있다.Such chemical mechanical polishing is disclosed in US Pat. No. 5,896,870 to Huynh et al. And US Pat. No. 5,922,620 to Shimora et al.

그러나 상기 화학 기계적 연마는 슬러리라고 불리는 연마입자를 주입하면서 연마패드를 사용하여 피가공막을 연마하므로 공정 수행 후 피가공막상에 스크레치 (scratch)등이 발생하기 쉽다. 이러한 스크레치는 금속막 패턴 형성 등과 같은 후속 공정의 진행시에 레지듀(residue) 발생의 원인이 된다. However, in the chemical mechanical polishing, since the processing film is polished by using a polishing pad while injecting abrasive particles called slurry, scratches or the like are easily generated on the processing film after the process is performed. Such scratches cause the occurrence of residue in the subsequent process such as metal film pattern formation.

또한 상기 화학 기계적 연마를 수행한 이후에도 여전히 연마되어야 할 부분 이 연마되지 않고 남아있는 레지듀가 발생되기 쉽다. 이러한 레지듀는 웨이퍼가 대구경화되고, 피가공막 표면의 단차가 커짐에 따라 상기 화학 기계적 연마시에 균일하게 평탄화 되지 않음으로 생성된다. In addition, even after performing the chemical mechanical polishing, the residue still remaining without being polished is likely to occur. Such a residue is produced because the wafer is largely cured and is not uniformly planarized during the chemical mechanical polishing as the level of the surface of the processing film increases.

특히 상기 화학 기계적 연마 공정을 수행하여 금속막 패턴을 형성시에 상기 레지듀가 발생될 경우에는 금속막 패턴간의 브리지(bridge)등이 유발되어 반도체 장치에 불량이 발생된다. In particular, when the residue is generated when the metal mechanical pattern is formed by performing the chemical mechanical polishing process, a bridge between the metal film patterns is caused, and a defect occurs in the semiconductor device.

도 1a 내지 도 1d는 금속 레지듀를 제거하는 방법을 포함하는 종래의 금속막 패턴 형성하는 방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of forming a conventional metal film pattern including a method of removing a metal residue.

도 1a는 하부 구조물(12)이 형성된 반도체 기판(10)상에 절연막(14)을 형성하는 단계를 나타낸다. 구체적으로는, 반도체 기판(10)상에 반도체 장치를 구성하는 게이트 전극, 폴리 실리콘 라인 등과 같은 하부 구조물(12)이 형성된다. 상기 하부 구조물(12)이 형성된 반도체 기판(10)상에 산화실리콘, BPSG와 같은 절연물질을 화학 기상 증착 등을 수행하여 상기 절연막(14)을 형성한다. FIG. 1A illustrates forming an insulating layer 14 on a semiconductor substrate 10 on which a lower structure 12 is formed. Specifically, a lower structure 12 such as a gate electrode, a polysilicon line, etc. constituting a semiconductor device is formed on the semiconductor substrate 10. The insulating layer 14 is formed on the semiconductor substrate 10 on which the lower structure 12 is formed by performing chemical vapor deposition on an insulating material such as silicon oxide or BPSG.

도 1b는 상기 절연막(14)을 평탄화하는 단계를 나타낸다. 상기 절연막(14)을 화학적 기계적 연마 방법에 의해 연마하여 평탄화된 절연막(14a)을 형성한다. 이때, 도시한 바와 같이, 상기 평탄화된 절연막(14a) 상에는 스크레치(16)가 발생되며, 상기 스크레치(16)는 후속 금속층 패턴 형성시에 금속 레지듀가 발생되는 한 원인이 된다. 1B shows the step of planarizing the insulating film 14. The insulating film 14 is polished by a chemical mechanical polishing method to form a flattened insulating film 14a. At this time, as shown in the figure, scratches 16 are generated on the planarized insulating layer 14a, and the scratches 16 are a cause of the occurrence of metal residue during the subsequent metal layer pattern formation.

도 1c는 상기 평탄화된 절연막(14a)상에 개구부(18)를 형성하는 단계를 나타낸다. 상기 개구부(18)는 상기 평탄화된 절연막(14a)상에 기판(10)의 일부와 하부 구조물(12)을 노출시키기 위한 포토레지스트 패턴(도시되지 않음)을 형성하고, 포토레지스트 패턴을 식각 마스크로 사용하여 상기 평탄화된 절연막(14a)을 에칭하여 기판(10)의 일부와 하부 구조물(12)의 상면의 일부를 노출시키는 개구부(18)를 형성한다. 1C shows the step of forming openings 18 on the planarized insulating film 14a. The opening 18 forms a photoresist pattern (not shown) for exposing a portion of the substrate 10 and the lower structure 12 on the planarized insulating layer 14a, and using the photoresist pattern as an etching mask. The planarized insulating layer 14a is etched to form an opening 18 exposing a portion of the substrate 10 and a portion of the upper surface of the lower structure 12.

도 1d는 상기 절연막(14a)상에 금속막(20)을 형성하는 단계를 나타낸다. 상기 절연막 상에 알루미늄, 텅스텐, 몰리브덴등과 같은 금속 물질을 스퍼터링 방법에 의해 증착하여 상기 개구부(18)를 매몰하는 금속막(20)을 형성한다. FIG. 1D shows a step of forming the metal film 20 on the insulating film 14a. On the insulating film, a metal material such as aluminum, tungsten, molybdenum, or the like is deposited by a sputtering method to form a metal film 20 to bury the opening 18.

도 1e는 상기 절연막(14a)이 표면에 드러날 때까지 금속막(20)을 연마하여 개구부 이외에 존재하는 금속막을 제거하는 단계를 나타낸다. FIG. 1E illustrates a step of removing the metal film other than the opening by polishing the metal film 20 until the insulating film 14a is exposed on the surface.

상술한 방법에 의하면, 도시한 바와 같이, 상기 절연막(14)을 연마할 때 생성된 상기 스크레치(16)에 상기 금속물질이 매몰되고, 상기 금속막(20)의 연마를 실시한 후에도 상기 스크레치(16) 상에 매몰된 금속 물질이 상기 절연막(14a)의 표면에 남아서 금속 레지듀(16a)가 형성된다. 또한 상기 금속막(20)의 연마를 실시한 후에도 상기 절연막(14a) 표면에 금속물질의 일부가 연마되지 않고 남아 있는 금속 레지듀(22)가 형성된다. 상기 금속 레지듀(22)는 미세한 디자인 룰을 가지는 금속막 패턴의 형성시에 금속 브리지와 같은 반도체 장치의 불량을 유발한다. According to the above-described method, as shown, the metal material is buried in the scratch 16 generated when the insulating film 14 is polished, and even after the metal film 20 is polished, the scratch 16 ) A metal material buried on the top surface remains on the surface of the insulating layer 14a to form a metal residue 16a. Further, even after the metal film 20 is polished, a metal residue 22 is formed on the surface of the insulating film 14a in which a part of the metal material is not polished. The metal residue 22 causes a defect of a semiconductor device such as a metal bridge in forming a metal film pattern having a fine design rule.

도 1f는 결과물에 에치백 공정을 수행하여 상기 금속 레지듀(22)를 제거하여 금속막 패턴(20a)을 형성하는 단계를 나타낸다. 구체적으로는 상기 결과물 표면의 전면을 에치백하여 금속 레지듀(16a, 22)와 상기 절연막(14a)의 표면이 선택비에 의해 식각되어 금속 레지듀들(16a, 22)이 제거된 금속막 패턴(20a)이 형성된다. FIG. 1F illustrates a step of forming the metal film pattern 20a by performing an etch back process on the resultant to remove the metal residue 22. Specifically, the metal film pattern in which the metal residues 16a and 22 are etched by etching the entire surface of the resultant surface, and the surfaces of the metal residues 16a and 22 and the insulating layer 14a are etched by a selectivity. 20a is formed.

그러나 상기 에치백 공정을 수행하여 상기 금속 레지듀(16a, 22)를 제거하는 방법은 상기 금속막 패턴(20a)의 상부 모서리 부분(24)을 과도하게 식각하게 된다. 이는 상기 절연막(14a)과 상기 금속막 패턴(20a)의 식각 선택비의 차이에 기인한 것이다. 따라서 후속 절연막 적층 공정등을 진행할 시에, 상기 과도 식각된 모서리 부분(24)에 의해 상기 절연막의 표면에 홈이 형성되고, 후속 금속막 패턴 형성시에 상기 홈으로 금속이 매립되어 다시 금속 레지듀가 발생하는 문제점이 발생된다. However, in the method of removing the metal residues 16a and 22 by performing the etch back process, the upper edge portion 24 of the metal layer pattern 20a is excessively etched. This is due to the difference in etching selectivity between the insulating layer 14a and the metal layer pattern 20a. Accordingly, when the subsequent insulating film deposition process is performed, grooves are formed on the surface of the insulating film by the excessively etched edge portion 24, and metal is buried into the grooves when the subsequent metal film pattern is formed, and the metal residue is again formed. A problem occurs.

본 발명의 목적은, 화학 기계적 연마로 금속막 패턴을 형성할 때 금속 레지듀를 용이하게 제거하기 위한 금속막 패턴 형성 방법을 제공하는데 있다.       An object of the present invention is to provide a metal film pattern forming method for easily removing metal residue when forming a metal film pattern by chemical mechanical polishing.

상기 목적을 달성하기 위한 본 발명의 금속막 패턴 형성 방법은, 반도체 기판 상에 절연 물질을 증착하여 절연막을 형성하는 단계와, 상기 절연막을 연마하여 상기 절연막 표면을 평탄하게 형성하는 단계와, 상기 평탄화된 절연막에 포토리소그래피 공정을 수행하여 개구부를 형성하는 단계와, 상기 평탄화된 절연막에 금속 물질을 증착하여 상기 개구부를 매립하는 금속막을 형성하는 단계와, 상기 절연막이 표면에 드러날 때까지 상기 금속막을 연마하여 상기 개구부 이외의 금속 물질을 제거하는 단계와, 결과물을 불활성 가스 이온을 사용하여 경사 식각하여 상기 절연막을 평탄화할 때 생성된 스크래치에 잔류하는 금속 물질과 상기 금속막을 연마할 때 잔류하는 금속 레지듀를 제거하는 단계를 포함하는 것을 특징으로 하는 금속막 패턴 형성 방법을 제공한다.The metal film pattern forming method of the present invention for achieving the above object comprises the steps of forming an insulating film by depositing an insulating material on a semiconductor substrate, and forming a surface of the insulating film by polishing the insulating film, and the planarization Forming an opening by performing a photolithography process on the insulating film; depositing a metal material on the planarized insulating film to form a metal film filling the opening; and polishing the metal film until the insulating film is exposed to a surface. Removing the metal material other than the opening, and using the inert gas ion to incline the resultant to planarize the insulating film, and to remove the metal material remaining in the scratch generated and the metal residue remaining when polishing the metal film. Metal film pattern forming method comprising the step of removing Provided.

상기 레지듀를 제거하는 단계에서 금속막 패턴의 모서리와 연속되는 산화막이 과도하게 식각 되지 않도록 40도 내지 60도의 입사각으로 상기 불활성 가스를 상기 기판을 향하여 도입한다. In the step of removing the residue, the inert gas is introduced toward the substrate at an incidence angle of 40 degrees to 60 degrees so as not to etch the oxide film continuously to the edge of the metal film pattern.

상기 개구부를 형성하는 단계 이전에 상기 절연막 상에 불활성 가스 이온을 이용한 건식 식각을 수행하여 상기 절연막의 평탄화시에 발생한 상기 스크레치를 완화하는 단계를 더 수행할 수도 있다.Prior to forming the opening, dry etching using inert gas ions may be performed on the insulating layer to alleviate the scratch generated during the planarization of the insulating layer.

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.

실시예 1Example 1

도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 금속막 패턴 형성을 설명하기 위한 단면도들이다. 2A to 2F are cross-sectional views illustrating metal film pattern formation according to a first embodiment of the present invention.

도 2a는 반도체 기판(30) 상에 절연막(34)을 형성하는 단계를 나타낸다. 여기서 상기 반도체 기판(30) 상에는 반도체 장치를 구성하는 게이트 전극, 폴리 실리콘 라인등과 같은 하부 구조물(32)이 형성될 수 있다. 상기 절연막은 산화실리콘, BPSG와 같은 절연물질을 화학 기상 증착 등을 수행하여 형성한다. 2A shows a step of forming an insulating film 34 on the semiconductor substrate 30. In this case, a lower structure 32 such as a gate electrode, a polysilicon line, or the like forming a semiconductor device may be formed on the semiconductor substrate 30. The insulating layer is formed by performing chemical vapor deposition on an insulating material such as silicon oxide and BPSG.

도 2b는 상기 절연막(34)을 평탄화하는 단계를 나타낸다. 상기 절연막(34)을 화학 기계적 연마처리를 수행하여 평탄화 한다. 그러나 상기 연마로 인하여 상기 평탄화된 절연막(34a)의 표면에는 스크레치(36)가 발생된다. 이때 상기 평탄화된 절연막 상에 불활성 가스 이온을 이용한 건식 식각을 수행하여, 상기 연마로 인해 발생한 상기 스크레치(36)를 완화하는 단계를 더 포함할 수 있다. 상기 불활성 가 스 이온을 이용한 건식 식각을 수행하면 상기 스크레치 부분(36)의 식각에 비해 스크레치가 발생되지 않은 부분의 식각이 더 많이 이루어 지므로 상기 스크레치 깊이등을 완화할 수 있다.2B shows the step of planarizing the insulating film 34. The insulating film 34 is planarized by performing chemical mechanical polishing. However, due to the polishing, a scratch 36 is generated on the surface of the planarized insulating film 34a. In this case, the method may further include performing dry etching using inert gas ions on the planarized insulating layer to alleviate the scratch 36 generated by the polishing. When the dry etching using the inert gas ions is performed, the portion of the portion not scratched is etched more than the etching of the scratch portion 36, thereby reducing the scratch depth.

도 2c는 상기 평탄화된 절연막(34a)에 개구부(38)를 형성하는 단계를 나타낸다. 상기 개구부(38)는 상기 평탄화된 절연막(34a)의 기판(30)의 일부와 하부 구조물(32)의 상면의 일부를 노출시키기 위한 포토레지스트 패턴(도시되지 않음)을 형성하고, 포토레지스트 패턴을 식각 마스크로 사용하여 상기 평탄화된 절연막(34a)을 식각하여 기판(30)의 일부와 하부 구조물(32)의 상면의 일부를 노출시키는 개구부(38)를 형성한다. 2C shows the step of forming an opening 38 in the planarized insulating film 34a. The opening 38 forms a photoresist pattern (not shown) for exposing a portion of the substrate 30 of the planarized insulating layer 34a and a portion of the upper surface of the lower structure 32, and forming a photoresist pattern. The planarization insulating layer 34a is etched using the etching mask to form an opening 38 exposing a portion of the substrate 30 and a portion of the upper surface of the lower structure 32.

도 2d는 상기 평탄화된 절연막(34a)에 금속막(40)을 형성하는 단계를 나타낸다. 구체적으로는, 상기 평탄화된 절연막(24a)상에 금속물질을 증착하여 상기 개구부(38)에 상기 금속물질을 매립한 금속막(40)을 형성한다. 상기 금속물질은 알루미늄, 텅스텐, 몰리브덴 등을 포함한다. 2D illustrates the step of forming the metal film 40 on the planarized insulating film 34a. Specifically, a metal material is deposited on the planarized insulating film 24a to form a metal film 40 having the metal material embedded in the opening 38. The metal material includes aluminum, tungsten, molybdenum and the like.

도 2e는 상기 금속막(40)에 화학 기계적 연마를 실시하는 단계를 나타낸다. 구체적으로는, 상기 절연막(34a)이 표면에 드러날 때까지 상기 금속막(40)의 연마 수행하여 상기 개구부 이외의 부분 존재하는 금속막을 제거한다. 2E illustrates a step of performing chemical mechanical polishing on the metal film 40. Specifically, the metal film 40 is polished until the insulating film 34a is exposed on the surface to remove the metal film existing in portions other than the openings.

그러나 상기 절연막(34)을 연마할 때 생성된 상기 스크레치(36)에 금속이 매립되고, 상기 금속막(40)의 연마를 실시한 후에도 상기 스크레치(36)상에 매립된 금속이 절연막(34)의 표면에 잔류하는 금속 레지듀(36a)가 형성된다. 또한 상기 금속막(40)의 연마를 실시한 후에도 상기 절연막(14a) 표면에 금속의 일부가 연마되 지 않고 남아 있는 금속 레지듀(42)가 형성된다. 상기 금속 레지듀(42)는 반도체 웨이퍼가 대구경화 되고 반도체 장치내의 셀(cell) 부분과 주변 회로(peri) 부분의 단차가 심화되어 상기 연마시에 균일하게 평탄화 되지 않아서 생성된다. 상기 금속 레지듀(36a, 42)는 미세한 디자인 룰을 가지는 금속막 패턴의 형성시에 금속 브리지와 같은 반도체 장치의 심각한 불량을 유발한다. However, metal is embedded in the scratch 36 generated when the insulating film 34 is polished, and the metal embedded in the scratch 36 remains in the insulating film 34 even after polishing the metal film 40. The metal residue 36a remaining on the surface is formed. Further, even after the metal film 40 is polished, a metal residue 42 is formed on the surface of the insulating film 14a, in which a part of the metal is not polished. The metal residue 42 is produced because the semiconductor wafer is large-sized and the step difference between the cell portion and the periphery portion in the semiconductor device is deepened and not uniformly flattened during the polishing. The metal residues 36a and 42 cause serious defects of a semiconductor device such as a metal bridge in forming a metal film pattern having a fine design rule.

도 2f는 상기 금속 레지듀(36a,42)가 형성된 결과물의 표면에 불활성 가스 이온을 사용하여 상기 금속 레지듀(36a,42)를 제거하여 금속막 패턴을 형성하는 단계를 나타낸다. 구체적으로는 상기 금속 레지듀(36a,40)가 형성된 결과물의 표면에 불활성 가스 이온(44)을 사용한 건식 식각(44)을 실시한다. 상기 불활성 가스는 바람직 하게 아르곤 이온을 사용한다. 아르곤 이온을 상기 금속 레지듀(36a,42)가 형성된 결과물의 표면에 입사하면 상기 아르곤 이온이 상기 표면과 충돌하고, 이에 따라 상기 결과물 표면의 산화막이(34a)과 금속 레지듀(36a, 42)가 식각된다. 따라서 상기 결과물 표면에 형성된 금속 레지듀(36a,42)가 제거된 금속막 패턴(40a)을 형성한다. 이 때, 절연막(34)의 스크래치(36)는 완만한 요홈(36b)으로 변화된다.2F illustrates a step of removing the metal residues 36a and 42 by using inert gas ions on the surface of the resultant product on which the metal residues 36a and 42 are formed to form a metal film pattern. Specifically, dry etching 44 using inert gas ions 44 is performed on the surface of the resultant product on which the metal residues 36a and 40 are formed. The inert gas preferably uses argon ions. When argon ions are incident on the surface of the resultant product on which the metal residues 36a and 42 are formed, the argon ions collide with the surface. Thus, the oxide film 34a and the metal residues 36a and 42 on the resultant surface. Is etched. Accordingly, the metal film pattern 40a from which the metal residues 36a and 42 formed on the resultant surface are removed is formed. At this time, the scratch 36 of the insulating film 34 is changed into a smooth groove 36b.

상기 아르곤 이온을 상기 금속 레지듀(36a, 42)가 형성된 결과물의 표면에 입사할 때, 일정 입사각을 가지고 입사시키는 경사 식각(44)을 수행한다. 상기 아르곤 이온을 45도 내지 60도로 입사하는 것이 바람직하다. 상기 각도로 상기 아르곤 이온을 입사함으로서 상기 금속 레지듀(36a, 42)가 형성된 결과물의 표면과 상기 아르곤 이온의 충돌시의 충격이 완화되어 상기 금속막 패턴(42a)의 상부 모서리 부분의 과도한 식각이 방지되고 금속막 패턴(42a)의 표면 손상을 최소화 한다. When the argon ions are incident on the surface of the resultant product on which the metal residues 36a and 42 are formed, an inclined etching 44 is performed in which the argon ions are incident at a predetermined angle of incidence. Preferably, the argon ions are incident at 45 to 60 degrees. By injecting the argon ions at the angle, the impact when the argon ions collide with the surface of the resultant product on which the metal residues 36a and 42 are formed is alleviated so that excessive etching of the upper edge portion of the metal layer pattern 42a is achieved. It is prevented and the surface damage of the metal film pattern 42a is minimized.

상기 아르곤 이온을 이용한 식각 공정은, 중요한 공정 변수의 하나인 에너지(E)를 수십KeV에서 수십MeV까지 가변할 수 있으므로, 다른 반도체 단위 공정에 비해 공정 조건의 변환이 용이하다. 따라서 상기 금속 레지듀의 깊이 등에 따라 아르곤 이온의 에너지를 변환하는 방법으로 용이하게 금속 레지듀를 제거할 수 있다. In the etching process using the argon ion, energy (E), which is one of important process variables, may be varied from several tens of KeV to several tens of MeV, so it is easier to convert process conditions than other semiconductor unit processes. Therefore, the metal residue can be easily removed by converting the energy of argon ions according to the depth of the metal residue.

실시예 2 Example 2

도 3a 내지 도 3g는 본 발명의 제2 실시예에 따른 금속막 패턴 형성을 설명하기 위한 단면도들이다. 3A to 3G are cross-sectional views illustrating a metal film pattern formation according to a second embodiment of the present invention.

도 3a는 반도체 기판(50)상에 절연막(54)을 형성하는 단계를 나타낸다. 실시예 1의 도 2a에 도시한 바와 같이, 하부 구조물(52)이 형성된 반도체 기판(50)상에화학 기상 증착 방법을 이용하여 절연막(54)을 형성한다.3A shows the step of forming the insulating film 54 on the semiconductor substrate 50. As shown in FIG. 2A of Embodiment 1, an insulating film 54 is formed on the semiconductor substrate 50 on which the lower structure 52 is formed by using a chemical vapor deposition method.

도 3b는 상기 절연막(54)을 평탄화하는 단계를 나타낸다. 실시예 1의 도 2b에 도시한 바와 같이, 상기 절연막(54)을 화학 기계적 연마를 수행하여 평탄화 한다. 상기 평탄화된 절연막(54a)의 표면에는 발생된 스크레치(56)는 불활성 가스 이온을 이용한 건식 식각 공정을 수행하여 완화할 수 있다. 3B shows the step of planarizing the insulating film 54. As shown in FIG. 2B of Embodiment 1, the insulating film 54 is planarized by performing chemical mechanical polishing. The scratches 56 generated on the surface of the planarized insulating layer 54a may be relaxed by performing a dry etching process using inert gas ions.

도 3c는 상기 평탄화된 절연막(54a)상의 금속 배선 부분에 요부(58)를 형성하는 단계를 나타낸다. 상기 요부(58)는 최근 반도체 장치에서 주로 사용되는 다마신(damascene)기술로 형성되며, 상기 다마신 기술은 금속 배선부와 콘택부를 동시에 형성하기 위한 기술이다.3C shows the step of forming recesses 58 in the metal wiring portion on the planarized insulating film 54a. The recess 58 is formed by a damascene technique mainly used in a semiconductor device, and the damascene technique is a technique for simultaneously forming a metal wiring portion and a contact portion.

도 3d는 상기 요부(58)상에 콘택이 될 부분에 개구부(58a)를 형성하는 단계 를 나타낸다. 구체적으로 상기 개구부(58a)에 의해 노출되는 저면은 반도체 기판(50)의 일부와 하부 구조물(52)의 상면의 일부이다. 상기 평탄화된 절연막(54a)상에 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 하여 상기 평탄화된 절연막(54a)을 반도체 기판(50)표면의 일부와 하부 구조물(52)의 상면의 일부가 노출되는 깊이까지 제거하여 형성한다.3D shows the step of forming an opening 58a in the portion to be contacted on the recess 58. In detail, the bottom surface exposed by the opening 58a is a part of the semiconductor substrate 50 and a part of the top surface of the lower structure 52. A portion of the surface of the semiconductor substrate 50 and a portion of the upper surface of the lower structure 52 are exposed by using the photoresist pattern (not shown) as an etch mask on the planarized insulating layer 54a. Form to remove to depth.

도 3e는 상기 절연막(54a)에 금속막(60)을 형성하는 단계를 나타낸다. 구체적으로는, 상기 절연막(54a)상에 금속물질을 스퍼터링 방법에 의해 증착시키고 상기 요부(58)와 개구부(58a)에 상기 금속물질이 매립된 금속막(60)을 형성한다. 상기 금속물질은 알루미늄, 텅스텐, 몰리브덴 등을 포함한다.3E illustrates the step of forming the metal film 60 on the insulating film 54a. Specifically, a metal material is deposited on the insulating film 54a by a sputtering method, and a metal film 60 having the metal material embedded in the recess 58 and the opening 58a is formed. The metal material includes aluminum, tungsten, molybdenum and the like.

도 3f는 상기 절연막(54a)이 표면에 드러날 때까지 상기 금속막(60)에 화학 기계적 연마를 실시하는 단계를 나타낸다. 이때 금속 배선 부분(62a)과 반도체 기판(50) 또는 하부 구조물(52)과 상기 금속 배선(62a)이 전기적으로 연결되는 콘택(62b)이 동시에 형성된다. 그러나 상기 절연막(54a)을 연마할 때 생성된 상기 스크레치(56)에 금속이 매립되고, 상기 금속막(60)의 연마를 실시한 후에도 상기 스크레치 상에 매립된 금속이 절연막(54a)의 표면에 잔류하는 금속 레지듀(56a)가 형성된다. 또한 상기 금속막(60)의 연마를 실시한 후에도 상기 절연막(54a) 표면에 금속의 일부가 연마되지 않고 남아 있는 금속 레지듀(64)가 형성된다. 상기 금속 레지듀(64)는 반도체 웨이퍼가 대구경화 되고 반도체 장치내의 셀(cell) 부분과 주변 회로(peri) 부분의 단차가 심화되어 상기 연마시에 균일하게 평탄화 되지 않아서 생성된다. 상기 금속 레지듀(56a,64)는 미세한 디자인 룰을 가지는 금속막 패턴(62)의 형성시에 금속 브리지와 같은 반도체 장치의 심각한 불량을 유발한다. 3F illustrates a step of performing chemical mechanical polishing on the metal film 60 until the insulating film 54a is exposed on the surface. In this case, a metal contact portion 62a, a semiconductor substrate 50 or a lower structure 52, and a contact 62b for electrically connecting the metal interconnection 62a are simultaneously formed. However, metal is embedded in the scratches 56 generated when the insulating film 54a is polished, and metal embedded on the scratch remains on the surface of the insulating film 54a even after polishing the metal film 60. The metal residue 56a is formed. Further, even after polishing the metal film 60, a metal residue 64 is formed on the surface of the insulating film 54a, in which a part of the metal is not polished. The metal residue 64 is produced because the semiconductor wafer is large-sized and the step difference between the cell portion and the periphery portion in the semiconductor device is deepened and not uniformly flattened during the polishing. The metal residues 56a and 64 cause serious defects in semiconductor devices such as metal bridges in the formation of the metal film pattern 62 having fine design rules.

도 3g는 상기 금속 레지듀(56a,64)가 형성된 결과물의 표면에 불활성 가스 이온(66)을 사용하여 상기 금속 레지듀(56a,64)를 제거하여 금속막 패턴(62)을 형성하는 단계를 나타낸다. 구체적으로는 상기 금속 레지듀(56a,64)가 형성된 결과물의 표면에 불활성 가스 이온을 사용한 건식 식각(66)을 실시한다. 상기 불활성 가스는 바람직하게 아르곤(Ar)을 사용하며, 하기 설명에서의 불활성 가스는 아르곤 이온으로 한정한다. 상기 아르곤 이온을 상기 금속 레지듀(56a,62)가 형성된 결과물의 표면에 도입하면 상기 아르곤 이온이 상기 표면과 충돌하고, 이에 따라 상기 결과물 표면의 산화막(54a)과 금속 레지듀(56a,62)가 식각된다. 따라서 상기 결과물 표면에 형성된 금속 레지듀(56a,62)가 제거된 금속막 패턴(62)을 형성한다. 이때, 평탄화된 절연막(54a)의 스크래치(56)는 완만한 요홈(56b)으로 변화된다.FIG. 3G illustrates a step of removing the metal residues 56a and 64 using the inert gas ions 66 on the surface of the resultant product on which the metal residues 56a and 64 are formed to form the metal layer pattern 62. Indicates. Specifically, dry etching 66 using inert gas ions is performed on the surface of the resultant product on which the metal residues 56a and 64 are formed. The inert gas preferably uses argon (Ar), and the inert gas in the following description is limited to argon ions. When the argon ions are introduced to the surface of the resultant product on which the metal residues 56a and 62 are formed, the argon ions collide with the surface, and thus the oxide film 54a and the metal residues 56a and 62 on the resultant surface. Is etched. Accordingly, the metal film pattern 62 from which the metal residues 56a and 62 formed on the resultant surface are removed is formed. At this time, the scratches 56 of the planarized insulating film 54a are changed into a gentle recess 56b.

상기 아르곤 이온을 상기 금속 레지듀(56a,62)가 형성된 결과물의 표면에 도입하여 식각을 실시할 때, 일정 입사각을 가지고 입사시키는 경사 식각(66)을 수행한다. 상기 아르곤 이온을 45도 내지 60도로 입사시키는 것이 바람직하다. 상기 각도로 상기 아르곤 이온을 입사함으로서 상기 금속 레지듀(56a,62)가 형성된 결과물의 표면과 상기 아르곤 이온의 충돌시의 충격이 완화되어 상기 금속막 패턴(62)의 상부 모서리 부분의 과도한 식각이 방지되고 금속막 패턴(62)의 표면 손상을 최소화 한다. When the argon ions are introduced to the surface of the resultant product on which the metal residues 56a and 62 are formed and etched, the inclined etching 66 is performed to be incident at a predetermined incident angle. Preferably, the argon ions are incident at 45 to 60 degrees. By injecting the argon ions at the angle, the impact when the argon ions collide with the surface of the resultant product on which the metal residues 56a and 62 are formed is alleviated so that excessive etching of the upper edge portion of the metal layer pattern 62 is achieved. It is prevented and the surface damage of the metal film pattern 62 is minimized.

따라서, 본 발명에 의하면 금속 레지듀를 용이하게 제거하여 금속막 패턴 형 성함으로서 반도체 장치의 금속막 패턴에서 발생할 수 있는 금속 브리지등과 같은 불량을 최소화할 수있다. 이에 따라 반도체 장치의 신뢰성이 향상되는 효과가 있다. Therefore, according to the present invention, it is possible to easily remove the metal residue to form a metal film pattern, thereby minimizing defects such as a metal bridge that may occur in the metal film pattern of the semiconductor device. This has the effect of improving the reliability of the semiconductor device.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.

Claims (3)

반도체 기판상에 절연물질을 증착하여 절연막을 형성하는 단계; Forming an insulating film by depositing an insulating material on the semiconductor substrate; 상기 절연막을 연마하여 상기 절연막 표면을 평탄하게 형성하는 단계; Grinding the insulating film to form a flat surface of the insulating film; 상기 평탄화된 절연막에 포토리소그래피 공정을 수행하여 개구부를 형성하는 단계;Forming an opening by performing a photolithography process on the planarized insulating film; 상기 평탄화된 절연막상에 금속 물질을 증착하여 상기 개구부를 매립하는 금속막을 형성하는 단계;Depositing a metal material on the planarized insulating film to form a metal film filling the opening; 상기 절연막이 표면에 드러날 때까지 상기 금속막을 연마하여 상기 개구부이외의 금속물질을 제거하는 단계; 및Polishing the metal film until the insulating film is exposed to a surface to remove metal materials other than the openings; And 결과물을 불활성 가스 이온를 사용하여 경사 식각하여 상기 절연막을 평탄화할 때 생성된 스크래치에 잔류하는 금속 물질과 상기 금속막을 연마할 때 잔류하는 금속 레지듀를 제거하는 단계를 포함하는 것을 특징으로 하는 금속막 패턴 형성 방법.Removing the metal material remaining in the scratches generated when the insulating film is planarized by inert gas etching using an inert gas ion, and the metal residue remaining when polishing the metal film. Forming method. 제1항에 있어서, 상기 레지듀를 제거하는 단계에서 금속막 패턴의 모서리 부분이 과도하게 식각 되지 않도록 40도 내지 60도의 입사각으로 상기 불활성 가스를 상기 기판을 향하여 도입하는 것을 특징으로 하는 금속막 패턴 형성 방법.The metal film pattern of claim 1, wherein the inert gas is introduced toward the substrate at an incidence angle of about 40 degrees to about 60 degrees so that the corner portion of the metal film pattern is not excessively etched in the step of removing the residue. Forming method. 제1항에 있어서, 상기 개구부를 형성하는 단계 이전에 상기 절연막 상에 불 활성 가스를 이용한 건식 식각 공정을 수행하여 상기 절연막의 평탄화 시에 발생한 상기 스크레치를 완화하는 단계를 더 포함하는 것을 특징으로 하는 금속막 패턴 형성 방법. 2. The method of claim 1, further comprising performing a dry etching process using an inert gas on the insulating layer before forming the opening to mitigate the scratches generated during planarization of the insulating layer. Metal film pattern formation method.
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