KR100642921B1 - Method of forming metal wiring in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 다마신 패턴을 포함한 층간 절연막 상에 금속층을 형성하고, 화학적 기계적 연마 공정을 층간 절연막이 노출되지 않을 정도로 실시하여 금속층을 층간 절연막 상에 일정 두께 남기고, 스핀 식각 공정으로 층간 절연막 상에 남아있는 금속층을 식각 하므로, 단차 발생 지역이나 웨이퍼의 중앙 부분에서 하부층의 손상을 최소화할 수 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a semiconductor device, wherein a metal layer is formed on an interlayer insulating film including a damascene pattern, and a chemical mechanical polishing process is performed to the extent that the interlayer insulating film is not exposed, thereby forming a metal layer on the interlayer insulating film. In addition, since the metal layer remaining on the interlayer insulating layer is etched by the spin etching process, damage to the lower layer may be minimized in the step generation area or the central portion of the wafer.
금속배선, 다마신 패턴, 평탄화 공정, CMP, SPIN ETCHINGMetallization, damascene pattern, planarization process, CMP, SPIN ETCHING
Description
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도이다.
1A to 1C are cross-sectional views of devices for describing a method for forming metal wirings in a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11: 기판 12: 층간 절연막11: substrate 12: interlayer insulating film
13: 다마신 패턴 14: 금속층13: damascene pattern 14: metal layer
140: 금속배선
140: metal wiring
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 특히 금속층을 연마하여 다마신 패턴 내에 금속배선을 형성할 때, 하부층의 손상(damage)을 최소화할 수 있는 반도체 소자의 금속배선 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wiring of a semiconductor device, and more particularly, to a method for forming metal wiring of a semiconductor device capable of minimizing damage of a lower layer when forming a metal wiring in a damascene pattern by polishing a metal layer. will be.
일반적으로, 반도체 소자의 선폭 미세화 및 집적도가 증가함에 따라 기존의 반응성 이온 식각(reactive ion etch; RIE) 공정을 이용한 배선 형성 방법으로는 요구되는 배선 선폭을 만족시킬 수 없게 되었다. 이에 따라, 다마신 공정을 이용하여 배선을 형성하고 있다. 다마신 공정을 이용할 경우 배선의 전기적 절연 및 배선 형성을 위해 화학적 기계적 연마(CMP) 공정을 채택하여 금속층을 연마하고 있다. 이러한 연마 공정 적용시 기존에는 금속층의 두께에 따라 연마량을 결정하였으나, 웨이퍼의 가장자리 부분보다 중앙 부분에서 연마량이 많아 하부층(주로 산화물로 형성되며, 다마신 패턴이 형성되는 층)이 연마 손상을 당하고, 셀 지역과 주변회로 지역과 같이 단차가 있는 지역에서 하부층이 연마 손상을 당하게 되어 배선의 저항 증가 및 후속 공정의 마진이 감소하는 문제가 있었다.In general, as the line width of the semiconductor device becomes smaller and the degree of integration increases, the wiring formation method using the conventional reactive ion etching (RIE) process cannot satisfy the required wiring line width. As a result, wirings are formed using the damascene process. In the damascene process, a chemical mechanical polishing (CMP) process is employed to polish the metal layer for electrical insulation and wiring formation of the wiring. When the polishing process is applied, the polishing amount is determined according to the thickness of the metal layer. However, the polishing amount is higher in the center portion than the edge of the wafer, and the lower layer (mainly formed of oxide, and the damascene pattern is formed) is subjected to polishing damage. In the areas with stepped areas, such as the cell area and the peripheral circuit area, the lower layer is subjected to polishing damage, thereby increasing the resistance of the wiring and reducing the margin of subsequent processes.
이러한 문제를 해결하기 위하여, 웨이퍼의 가장자리 부분과 중앙 부분 및 셀 지역과 주변회로 지역의 단차에 관계없이 화학적 기계적 연마 공정 후의 잔류 하부층의 두께로 연마 정도를 결정하게 되었다. 이는 잔류 하부층의 두께에 따라 콘택 저항이 증가하거나 감소하는 문제를 야기하며, 특히 화학적 기계적 연마 공정의 횟수 증가에 따라 잔류 하부층의 두께가 웨이퍼별로 차이를 보이는 현상이 발견되고 있다. 또한, 평탄화가 완전하지 않은 다마신 패턴 주변 지역은 화학적 기계적 연마에 의한 손상으로 인하여 금속층의 잔류물(residue)이 존재하고, 이러한 금속층 잔류물과 같은 파티클(particle)은 소자 오염원으로 작용하여 소자 수율 감소 현상을 발생시키고, 후속 공정의 마진을 감소시키는 문제가 있다.In order to solve this problem, the degree of polishing was determined by the thickness of the remaining underlayer after the chemical mechanical polishing process irrespective of the step difference between the edge portion and the center portion of the wafer and the cell region and the peripheral circuit region. This causes a problem that the contact resistance increases or decreases according to the thickness of the residual underlayer, and in particular, a phenomenon in which the thickness of the residual underlayer differs from wafer to wafer as the number of chemical mechanical polishing processes increases. In addition, the area around the damascene pattern, which is not completely planarized, has a residue of the metal layer due to damage caused by chemical mechanical polishing, and particles such as the metal layer residue act as a device contamination source, resulting in device yield. There is a problem of causing a reduction phenomenon and reducing the margin of subsequent processes.
한편, 웨이퍼의 가장자리 부분이 웨이퍼 중앙 부분보다 연마량이 적은 것을 고려하여, 기존에는 웨이퍼 가장자리 식각(wafer edge etch; WEE) 마스크 공정, 식각 공정 및 포토레지스트 제거 공정으로 웨이퍼 가장자리 부분의 금속층을 일정 두께 먼저 제거하고, 이후에 화학적 기계적 연마 공정을 실시하여 상기한 문제들을 해결하고자 하였으나, 토탈 엑세스 타임(total access time; TAT) 증가 및 제조 원가가 증가되는 등 경쟁력 저하를 초래하는 문제가 있다.
On the other hand, considering that the edge portion of the wafer is less polished than the center portion of the wafer, conventionally, the metal layer of the wafer edge portion is first formed by a wafer edge etch (WEE) mask process, an etching process, and a photoresist removal process. To solve the above problems by removing and then performing a chemical mechanical polishing process, there is a problem that leads to a decrease in competitiveness, such as increasing the total access time (TAT) and manufacturing cost increases.
따라서, 본 발명은 금속층을 연마하여 다마신 패턴 내에 금속배선을 형성할 때, 하부층의 손상을 최소화하여 금속배선의 전기적 특성 및 신뢰성을 향상시킬 수 있고, 후속 공정의 마진을 확보할 수 있을 뿐만 아니라, 토탈 엑세스 타임 및 제조 원가를 감소시킬 수 있는 반도체 소자의 금속배선 형성 방법을 제공함에 그 목적이 있다.
Therefore, when the metal layer is formed in the damascene pattern by polishing the metal layer, the damage of the lower layer can be minimized, thereby improving the electrical characteristics and reliability of the metal line, and ensuring the margin of subsequent processes. It is an object of the present invention to provide a method for forming a metal wiring of a semiconductor device capable of reducing total access time and manufacturing cost.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 반도체 소자의 금속배선 형성 방법은 층간 절연막에 다마신 패턴이 형성된 기판이 제공되는 단계; 상기 다마신 패턴을 포함한 상기 층간 절연막 상에 금속층을 형성하는 단계; 화학적 기계적 연마 공정으로 상기 금속층을 연마하여 상기 층간 절연막 상에 일정 두께의 금속층을 남기는 단계; 및 스핀 식각 공정으로 층간 절연막 상에 남아있는 상기 금속층을 식각 하는 단계를 포함한다. According to an aspect of the present invention, there is provided a method of forming a metal wiring of a semiconductor device, comprising: providing a substrate having a damascene pattern formed on an interlayer insulating film; Forming a metal layer on the interlayer insulating film including the damascene pattern; Polishing the metal layer by a chemical mechanical polishing process to leave a metal layer having a predetermined thickness on the interlayer insulating film; And etching the metal layer remaining on the interlayer insulating layer by a spin etching process.
상기에서, 상기 다마신 패턴은 싱글 다마신 공정이나 듀얼 다마신 공정으로 형성한다.In the above, the damascene pattern is formed by a single damascene process or a dual damascene process.
상기 금속층은 배리어 메탈층 또는 배리어 메탈층/금속 시드층을 포함한다.The metal layer includes a barrier metal layer or a barrier metal layer / metal seed layer.
상기 화학적 기계적 연마 공정은 웨이퍼 전 지역에서 상기 층간 절연막이 노출되지 않도록 상기 금속층이 금속층의 전체 두께에 대해 5 내지 30 % 의 두께로 남을 때까지 실시한다.The chemical mechanical polishing process is performed until the metal layer remains 5-30% of the total thickness of the metal layer so that the interlayer insulating film is not exposed in the entire wafer area.
상기 스핀 식각 공정은 웨이퍼의 회전 속도를 500 내지 1000 rpm으로 하고, 상기 금속층의 식각 비를 5000 내지 6000 Å/min 갖도록 실시한다.In the spin etching process, the rotation speed of the wafer is 500 to 1000 rpm, and the etching rate of the metal layer is performed to have the etching ratio of 5000 to 6000 dl / min.
상기 스핀 식각 공정 후에 탈이온수와 질소를 이용하여 세정 공정을 더 실시한다.
After the spin etching process, the washing process is further performed using deionized water and nitrogen.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면 상에서 동일 부호는 동일 요소를 지칭한다.
Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only the present embodiment is provided to make the disclosure of the present invention complete, and to fully convey the scope of the invention to those skilled in the art, the scope of the present invention should be understood by the claims of the present application. In addition, the thickness or size of each layer in the drawings may be exaggerated for convenience and clarity of description. Like numbers refer to like elements on the drawings.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도이다.1A to 1C are cross-sectional views of devices for describing a method for forming metal wirings in a semiconductor device according to an embodiment of the present invention.
도 1a를 참조하면, 하부 구조가 형성된 기판(11) 상에 층간 절연막(12)을 형성한다. 층간 절연막(12)의 일부분을 식각 하여 다마신 패턴(13)을 형성한다. 다마신 패턴(13)을 포함한 층간 절연막(12) 상에 금속층(14)을 형성한다.Referring to FIG. 1A, an
상기에서, 층간 절연막(12)은 단층 또는 다층 구조로 형성된다. 다마신 패턴(13)은 싱글 다마신 공정이나 듀얼 다마신 공정으로 형성한다. 금속층(14)은 배리어 메탈층(barrier metal layer) 또는 배리어 메탈층/금속 시드층을 포함하고, 금속 배선 형성 물질로 사용되는 모든 금속으로 형성할 수 있다.In the above, the
도 1b를 참조하면, 화학적 기계적 연마 공정을 층간 절연막(12)이 노출되지 않을 정도로 실시하여 금속층(14)을 층간 절연막(12) 상에 일정 두께 남긴다. 웨이퍼 전 지역에서 층간 절연막(12)이 노출되지 않도록 화학적 기계적 연마 공정을 실시해야 하는데, 바람직하게는 금속층(14) 두께가 5 내지 30 % 남도록 실시한다. 금속층(14)을 전체 두께에 대해 5 내지 30 % 남겨두므로, 화학적 기계적 연마 공정시 하부층인 층간 절연막(12)의 연마 손상을 방지할 수 있고, 또한 연마 공정시 표면 접촉으로 인한 스트레스를 방지할 수 있다.Referring to FIG. 1B, a chemical mechanical polishing process is performed to the extent that the
도 1c를 참조하면, 스핀 식각(spin etching) 공정으로 층간 절연막(12) 상에 남아있는 금속층(14)을 식각하고, 세정 공정을 실시하여 다마신 패턴(13) 내에 금속배선(140)을 형성한다. 스핀 식각 공정은 남아있는 금속층(14)의 제거율 및 균일도를 높이기 위해, 웨이퍼의 회전 속도를 500 내지 1000 rpm으로 하고, 금속층(14) 의 식각 비(etching rate)를 5000 내지 6000 Å/min 갖도록 실시한다. 세정 공정은 탈이온수(DI)와 질소(Nitrogen)를 이용하여 실시한다.
Referring to FIG. 1C, the
상술한 바와 같이, 본 발명은 화학적 기계적 연마 공정을 층간 절연막이 노출되지 않을 정도로 실시하여 금속층을 층간 절연막 상에 일정 두께 남기고, 스핀 식각 공정으로 층간 절연막 상에 남아있는 금속층을 식각 하므로, 남겨진 금속층이 화학적 기계적 연마 공정의 버퍼층(buffer layer) 역할을 하여 연마 스트레스를 감소시킬 수 있고, 웨이퍼 전 지역에 걸쳐 층간 절연막이 노출되지 않게 되어 층간 절연막의 연마 손상이 방지되므로, 기존의 연마 공정 시에 발생되는 층간 절연막의 과도 연마로 인한 콘택 저항 증가를 방지할 수 있고, 스핀 식각 공정을 조절함에 따라 웨이퍼 전 지역에 금속층 잔류물 없이 평탄화를 높일 수 있고, 기존의 4단계 공정(웨이퍼 가장자리 식각 마스크 공정/식각 공정/포토레지스트 제거 공정/연마 공정)을 2단계 공정(연마 공정/스핀 식각 공정)으로 줄일 수 있다. 따라서 본 발명은 하부층의 손상을 최소화하여 금속배선의 전기적 특성 및 신뢰성을 향상시킬 수 있고, 후속 공정의 마진을 확보할 수 있을 뿐만 아니라, 토탈 엑세스 타임 및 제조 원가를 감소시킬 수 있다.As described above, the present invention performs a chemical mechanical polishing process to the extent that the interlayer insulating film is not exposed, leaving a metal layer on the interlayer insulating film, and etching the metal layer remaining on the interlayer insulating film by the spin etching process. It acts as a buffer layer in the chemical mechanical polishing process to reduce polishing stress, and the interlayer insulating film is not exposed over the entire wafer area to prevent polishing damage of the interlayer insulating film. It is possible to prevent an increase in contact resistance due to over-polishing of the interlayer insulating film, and by adjusting the spin etching process, it is possible to increase the planarization without residue of metal layer on the entire wafer area, and to perform the conventional four-step process Process / photoresist removal process / polishing process Positive / spin etching process). Therefore, the present invention can minimize the damage of the lower layer to improve the electrical properties and reliability of the metallization, to ensure the margin of subsequent processes, as well as to reduce the total access time and manufacturing costs.
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