KR100567061B1 - Method for fabricating multi-vernier for minimizing step between X and Y directions - Google Patents

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Abstract

본 발명은 X/Y 방향간 단차 최소화용 멀티 버어니어를 개시한다. 개시된 발명은, 반도체웨이퍼상에 X축방향으로 대응되게 형성된 제1모버어니어; 상기 제1 모버어니어사이의 반도체웨이퍼상에 Y축방향으로 대응되게 형성된 제2 모버어 니어; 상기 제1모버어니어와 제2모버어니어를 포함한 반도체웨이퍼상에 형성된 절연층; 및 상기 절연층상에 형성된 자버어니어;를 포함 하여 구성되며, 멀티 버어니어의 모 버어니어에서 발생되는 단차를 최소화시키기 위한 패턴조절을 하므로써 판독시 유발되는 에러를 차단할 수 있는 것이다.The present invention discloses a multi-vernier for minimizing steps between X / Y directions. The disclosed invention includes: a first mornier formed on the semiconductor wafer so as to correspond in the X-axis direction; A second mother nearer formed on the semiconductor wafer between the first mother aligners in a Y-axis direction; An insulating layer formed on the semiconductor wafer including the first and second morniers; And a javernier formed on the insulating layer, and by controlling the pattern to minimize the step difference generated in the parentier of the multi-vernier can prevent errors caused during reading.

Description

Ｘ/Ｙ 방향간 단차 최소화용 멀티 버어니어의 제조방법{Method for fabricating multi-vernier for minimizing step between X and Y directions} Method for fabricating multi-vernier for minimizing step between X and Y directions}

도 1 은 종래기술에 따른 버어니어의 평면도,1 is a plan view of a vernier according to the prior art,

도 2는 종래기술에 따른 버어니어의 단면도,2 is a cross-sectional view of the vernier according to the prior art,

도 3은 본 발명에 따른 X/Y 방향간 단차 최소화용 멀티 버어니어의 단면도,3 is a cross-sectional view of the multi-vernier for minimizing the step between the X / Y direction according to the present invention,

도 4는 본 발명에 따른 X/Y 방향간 단차 최소화용 멀티 버어니어의 평면도,4 is a plan view of the multi-vernier for minimizing the step between the X / Y direction according to the present invention,

도 5a 내지 도 5g는 본 발명에 따른 X/Y 방향간 단차 최소화용 멀티 버어 니어의 공정단면도.Figure 5a to 5g is a cross-sectional view of the process of the multi-vernier for minimizing the step between the X / Y direction in accordance with the present invention.

[도면부호의설명][Description of Drawing Reference]

31 : 반도체웨이퍼 33 : 하부층31 semiconductor wafer 33 lower layer

35 : 제1포토레지스트막 35a : 제1포토레지스트막패턴35: first photoresist film 35a: first photoresist film pattern

37 : 제1노광마스크 39 : 제1절연층37: first exposure mask 39: first insulating layer

41 : 제2포토레지스트막 41a : 제2포토레지트막패턴41 second photoresist film 41a second photoresist film pattern

43 : 제2노광마스크 45a : 상부층패턴43: second exposure mask 45a: the upper layer pattern

47 : 제3포토레지스트막 49 : 제3노광마스크47: third photoresist film 49: third exposure mask

51 : 제2절연층 53 : 제포토레지스트막패턴51 second insulating layer 53 zeolite photoresist pattern

본 발명은 반도체소자 제조공정시에 사용되는 버어니어에 관한 것으로서, 보다 상세하게는 오버레이 버어니어를 최적화하여 측정상의 에러를 최소화시킬 수 있는 X/Y 방향간 단차 최소화용 멀티 버어니어에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vernier used in a semiconductor device manufacturing process, and more particularly, to a multi vernier for minimizing steps between X / Y directions, which can minimize an error in measurement by optimizing an overlay vernier.

반도체 제조공정에서 고집적화를 위해 많은 패턴들이 형성되고 이 패턴들이 오버랩상태에 대한 제어가 더욱 중요하게 된다.In the semiconductor manufacturing process, many patterns are formed for high integration, and control of the overlap state becomes more important.

최근에는 X축과 Y축 따로 각각 다른 층에 오버랩시켜 제어하는데 이때 사용하는 멀티-버어니어에서 구조적 문제로 인해 판도(reading) 정확도가 떨어진다.Recently, the X-axis and the Y-axis are overlapped and controlled in different layers. In this case, the reading accuracy is poor due to structural problems in the multi-vernier.

이러한 관점에서 종래기술에 따른 반도체소자 제조공정시에 사용되는 버어니어에 대해 도 1 및 도 2를 참조하여 설명하면 다음과 같다.In this regard, the vernier used in the semiconductor device manufacturing process according to the prior art will be described with reference to FIGS. 1 and 2 as follows.

도 1 은 종래기술에 따른 버어니어의 평면도이고, 도 2는 종래기술에 따른 버어니어의 단면도이다.1 is a plan view of a vernier according to the prior art, Figure 2 is a cross-sectional view of the vernier according to the prior art.

도 1 및 도 2에 도시된 바와같이, 하부층(미도시)상에 Y축방향으로 제1 마스크층패턴(11)을 형성한후 상기 제1마스크층패턴(11)을 포함한 하부층(미도시) 상에 제1절연층(13)을 증착한다. 이때, 상기 제1마스크층패턴(11)은 모버어니어로 사용한다.1 and 2, after forming the first mask layer pattern 11 in the Y-axis direction on the lower layer (not shown), the lower layer including the first mask layer pattern 11 is not shown. The first insulating layer 13 is deposited on it. In this case, the first mask layer pattern 11 is used as a mover aligner.

그다음, 상기 제1절연층(13)상에 X축방향으로 제2마스크층패턴(15)을 형성한 후 전체 구조의 상면에 제2절연층(17)을 형성한다. 이때, 상기 제2 마스크층패턴(11) 은 모버어니어로 사용한다.Next, after forming the second mask layer pattern 15 on the first insulating layer 13 in the X-axis direction, the second insulating layer 17 is formed on the upper surface of the entire structure. In this case, the second mask layer pattern 11 is used as a moranier.

이어서, 상기 제2절연층(17)상에 제3마스크층패턴(19)을 형성한다. 이때, 상기 제3마스크층패턴(19)은 자버어니어로 사용한다. Subsequently, a third mask layer pattern 19 is formed on the second insulating layer 17. In this case, the third mask layer pattern 19 is used as zaberier.

그러나, 도 1에서와 같이, 자버어니어인 제3마스크를 모버어니어인 X축인 제1마스크와 제2마스크에 동시에 제어해야 한다. 이때, 자버어니어인 제3마스크와 읽혀지는 제1마스크 및 제2마스크의 단차(A)가 달라 판독 장비에서 정확도가 떨어지게 된다.However, as shown in Fig. 1, it is necessary to simultaneously control the third mask, which is Jaberier, to the first mask and the second mask, which is the X-axis, which is the parentier. At this time, the step (A) of the third mask, which is Jaberier, and the first and second masks to be read are different, so that the accuracy of the reading equipment is inferior.

또한, 도 2에서와 같이, 모버어니어인 제1마스크와 제2마스크간 단차(B)가 달라 판독장비의 정확도가 떨어지게 된다.In addition, as shown in FIG. 2, the step B between the first mask and the second mask, which is the Moberier, is different, so that the accuracy of the reading apparatus is reduced.

이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 멀티 버어니어의 모 버어니어에서 발생되는 단차를 최소화시키기 위한 패턴조절을 하므로써 판독시 유발되는 에러를 차단할 수 있는 X/Y 방향간 단차 최소화용 멀티 버어니어 및 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems of the prior art, X / Y direction that can block the error caused by reading by adjusting the pattern to minimize the step generated in the multi-vernier of the vernier The purpose is to provide a multi-vernier and manufacturing method for minimizing the step difference.

상기 목적을 달성하기 위한 본 발명에 따른 X/Y 방향간 단차 최소화용 멀티 버어니어는, 반도체웨이퍼상에 X축방향으로 대응되게 형성된 제1모버어니어;According to an aspect of the present invention, there is provided a multi-vernier for minimizing a step difference between X / Y directions, the first Vernier being formed to correspond to the X-axis direction on a semiconductor wafer;

상기 제1모버어니어사이의 반도체웨이퍼상에 Y축방향으로 대응되게 형성된 제2모버어니어;A second mornier formed on the semiconductor wafer between the first mornier correspondingly in the Y-axis direction;

상기 제1모버어니어와 제2모버어니어를 포함한 반도체웨이퍼상에 형성된 절 연층; 및An insulating layer formed on the semiconductor wafer including the first and second morniers; And

상기 절연층상에 형성된 자버어니어;를 포함하여 구성되는 것을 특징으로한다.Characterized in that it comprises a;

또한, 본 발명에 따른 X/Y 방향간 단차 최소화용 멀티 버어니어 제조방법은, In addition, the multi-vernier manufacturing method for minimizing the step between the X / Y direction according to the present invention,

반도체웨이퍼상에 하부층을 증착한후 그 위에 제1포토레지스트막패턴을 형성하는 단계;Depositing a lower layer on the semiconductor wafer and then forming a first photoresist film pattern thereon;

상기 제1포토레지스트막패턴을 마스크로 상기 하부층을 선택적으로 제거하여 하부층패턴을 형성하는 단계;Selectively removing the lower layer using the first photoresist layer pattern as a mask to form a lower layer pattern;

상기 제1포토레지스트막패턴을 제거한후 상기 하부층패턴을 포함한 반도체 웨이퍼상에 제1절연층을 형성하는 단계;Removing the first photoresist layer pattern and forming a first insulating layer on the semiconductor wafer including the lower layer pattern;

상기 제1절연층상에 제2포토레지스트막패턴을 형성하는 단계;Forming a second photoresist film pattern on the first insulating layer;

상기 제2포토레지스트막패턴을 마스크로 상기 제1절연층을 선택적으로 제거하여 제1절연층패턴을 형성하는 단계;Selectively removing the first insulating layer using the second photoresist film pattern as a mask to form a first insulating layer pattern;

상기 제2포토레지스트막패턴을 제거한후 전체 구조의 상면에 상부층을 형성하는 단계;Removing the second photoresist film pattern and forming an upper layer on an upper surface of the entire structure;

상기 상부층상에 제3포토레지스트막패턴을 형성한후 이를 마스크로 상기 상부층을 선택적으로 제거하여 상부층패턴을 형성하는 단계; 및Forming a third photoresist film pattern on the upper layer and then selectively removing the upper layer with a mask to form an upper layer pattern; And

상기 제3포토레지스트막패턴을 제거한후 상기 상부층패턴을 포함한 전체 구조의 상면에 제2절연층을 형성한후 그 위에 제4포토레지스트막패턴을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.And removing the third photoresist film pattern, forming a second insulating layer on the upper surface of the entire structure including the upper layer pattern, and then forming a fourth photoresist film pattern thereon.

(실시예)(Example)

이하, 본 발명에 따른 X/Y 방향간 단차 최소화용 멀티 버어니어 및 제조방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings for the multi-vernier and the manufacturing method for minimizing the step between the X / Y direction according to the present invention will be described in detail.

도 3은 본 발명에 따른 멀티 버어니어의 단면도이고, 도 4는 본 발명에 따른 멀티 버어니어의 평면도이다. 3 is a cross-sectional view of a multi vernier according to the present invention, Figure 4 is a plan view of a multi vernier according to the present invention.

본 발명에 따른 X/Y 방향간 단차 최소화용 멀티 버어니어는, 도 3 및 도 4에 도시된 바와같이, 반도체웨이퍼(31)상에 X축방향으로 제1마스크층패턴이 형성되어 있고, 상기 제1마스크층패턴사이의 반도체웨이퍼(31)상에는 Y축방향으로 제2마스크층패턴이 형성되어 있다. 여기서, 상기 제1마스크층패턴과 제2마스크층패턴은 모버어니어로 사용된다. In the multi-vernier for minimizing the step difference between the X and Y directions according to the present invention, as shown in FIGS. 3 and 4, a first mask layer pattern is formed on the semiconductor wafer 31 in the X-axis direction. A second mask layer pattern is formed on the semiconductor wafer 31 between the first mask layer patterns in the Y-axis direction. In this case, the first mask layer pattern and the second mask layer pattern are used as a mover aligner.

또한, 상기 전체 구조의 상면에 절연층이 형성되어 있으며, 상기 절연층상에는 제3마스크층패턴이 형성되어 있다. 이때, 상기 제3마스크층패턴은 자버어니어로 사용된다.In addition, an insulating layer is formed on the upper surface of the entire structure, and a third mask layer pattern is formed on the insulating layer. In this case, the third mask layer pattern is used as zaberier.

이러한 구성으로된 본 발명에 따른 X/Y 방향간 단차 최소화용 멀티 버어니어 제조방법에 대해 도 5a 내지 도 5g를 참조하여 설명하면 다음과 같다.Referring to Figures 5a to 5g with respect to the multi-vernier manufacturing method for the step difference between the X / Y direction according to the present invention having such a configuration as follows.

도 5a 내지 도 5g는 본 발명에 따른 멀티 버어니어의 공정단면도이다.5A to 5G are cross-sectional views of the process of the multi vernier according to the present invention.

본 발명에 따른 X/Y 방향간 단차 최소화용 멀티 버어니어 제조방법은, 도 5a에 도시된 바와같이, 반도체웨이퍼(31)상에 하부층(33)을 증착한후 그 위에 제1포토레지스트막(35)을 도포한다.In the method of manufacturing a multi-vernier for minimizing the step difference between X and Y directions according to the present invention, as shown in FIG. 5A, after depositing the lower layer 33 on the semiconductor wafer 31, the first photoresist film ( 35).

그다음, 도 5b에 도시된 바와같이, 제1노광마스크(37)을 이용하여 상기 제1 포토레지스트막(35)을 노광 및 현상공정을 거친후 이를 선택적으로 패터닝하여 제1포토레지스트막패턴(35a)을 형성한다.Subsequently, as shown in FIG. 5B, the first photoresist film 35 is exposed and developed using a first exposure mask 37 and then selectively patterned to form the first photoresist film pattern 35a. ).

이어서, 상기 제1포토레지스트막패턴(35a)을 마스크로 상기 하부층(33)을 선택적으로 제거하여 하부층패턴(33a)을 형성한다. 이때, 상기 하부층패턴(33a)은 모 버어니어(vernier)로 사용한다. 이때, 상기 모버어니어의 폭은 3∼5μm이고, 길이는 15∼20μm이다.Subsequently, the lower layer 33 is selectively removed using the first photoresist layer pattern 35a as a mask to form a lower layer pattern 33a. In this case, the lower layer pattern 33a is used as a vernier. At this time, the width of the movernier is 3 to 5 탆, and the length is 15 to 20 탆.

그다음, 도 5c에 도시된 바와같이, 제1포토레지스트막패턴(35a)을 제거한후 상기 하부층패턴(33a)을 포함한 반도체웨이퍼(31)상에 제1절연층(39)을 증착한다. Next, as shown in FIG. 5C, after the first photoresist film pattern 35a is removed, the first insulating layer 39 is deposited on the semiconductor wafer 31 including the lower layer pattern 33a.

이어서, 상기 제1절연층(39)상에 제2포토레지스트막(41)을 도포한후 제2노광마스크(43)을 이용하여 상기 제2포토레지스트막(41)을 노광 및 현상공정을 거친후 이를 선택적으로 제거하여 제2포토레지스트막패턴(미도시)을 형성한다. 이때, 상기 제1절연층(39)이 선택적으로 제거되어 개구되는 면적은 30×30 μm 이상이 바람직하다.Subsequently, after the second photoresist layer 41 is coated on the first insulating layer 39, the second photoresist layer 41 is exposed and developed by using a second exposure mask 43. This is then selectively removed to form a second photoresist film pattern (not shown). At this time, the area in which the first insulating layer 39 is selectively removed and opened is preferably 30 × 30 μm or more.

그다음, 도 5d에 도시된 바와같이, 상기 제2포토레지스트막패턴(미도시)을 마스크로 상기 제1절연층(39)을 선택적으로 제거하여 제1절연층패턴(39a)을 형성한다. Next, as illustrated in FIG. 5D, the first insulating layer 39 is selectively removed using the second photoresist layer pattern (not shown) as a mask to form a first insulating layer pattern 39a.

이어서, 도 5e에 도시된 바와같이, 제2포토레지스트막패턴(미도시)을 제거한후 전체 구조의 상면에 상부층(45)을 증착한다. Subsequently, as shown in FIG. 5E, the upper layer 45 is deposited on the upper surface of the entire structure after removing the second photoresist film pattern (not shown).

그다음, 5f에 도시된 바와같이, 상기 상부층(45)상에 제3포토레지스트막(47)을 도포한후 제3노광마스크(49)을 마스크로 상기 제3포토레지스트막(47)을 노광 및 현상공정을 거친후 이를 선택적으로 제거하여 제3포토레지스트막패턴(미도시)을 형성한다. Then, as shown in 5f, after applying the third photoresist film 47 on the upper layer 45, the third photoresist film 47 is exposed and exposed with the third exposure mask 49 as a mask. After the development process, it is selectively removed to form a third photoresist film pattern (not shown).

이어서, 5g에 도시된 바와같이, 상기 제3포토레지스트막패턴(미도시)을 마스크로 상기 상부층(45)을 선택적으로 제거하여 상부층패턴(45a)을 형성한후 제3포토레지스트막패턴(미도시)을 제거한다. 이때, 상기 상부층패턴(45a)는 자 버어니어(vernier)로 사용한다.Subsequently, as shown in 5g, the upper layer 45 is selectively removed by using the third photoresist layer pattern (not shown) as a mask to form the upper layer pattern 45a, and then the third photoresist layer pattern (not shown). O). At this time, the upper layer pattern 45a is used as a vernier.

그다음, 최종적으로 전체 구조의 상면에, 도 3에서와 같이, 제2절연층(51)을 증착한후 그 위에 자 버어니어용 제4포토레지스트막패턴(53)을 형성한다. 이때, 상기 자버어니어는 7×7μm ∼ 13×13μm의 크기를 갖는 것이 바람직하다.Then, finally, as shown in FIG. 3, the second insulating layer 51 is deposited on the upper surface of the entire structure, and then a fourth photoresist film pattern 53 is formed thereon. At this time, it is preferable that the zaberier has a size of 7 × 7 μm to 13 × 13 μm.

상기에서 설명한 바와같이, 본 발명에 따른 X/Y 방향간 단차 최소화용 멀티 버어니어 및 제조방법에 의하면, 기존 버어니어에서는 모버어니어간의 단차에 의한 높이 차이로 인해 오버레이 판독장비에서 자버어니어와 함께 동시에 포커싱을 할 수 없어 판독 에러를 유발시키고 오 데이터가 읽히게 되는데, 본 발명에 의한 버어니어는 버어니어간의 높이 차이를 최소화하여 오버레이 판독 정확도를 높혀 패터닝공정에서 가장 중요한 중첩(오버레이)을 완벽하게 해 주므로써 전체적인 제품의 특성 향상과 수율 증대, 재 가공(rework) 방지 등의 큰 효과를 나타낸다.As described above, according to the present invention, according to the present invention, the multi-vernier and the manufacturing method for minimizing the step difference between the X / Y directions are different in the existing vernier due to the height difference caused by the step between the vernier aligner and the overlayer. At the same time, focusing cannot be performed at the same time, causing a reading error and erroneous data is read. The vernier according to the present invention minimizes the height difference between the verniers to increase the overlay reading accuracy, thereby providing the most important overlap (overlay) in the patterning process. By perfecting it, it has great effects such as improving the overall product characteristics, increasing yield and preventing rework.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various changes can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.

Claims (7)

삭제delete 삭제delete 반도체웨이퍼상에 하부층을 증착한후 그 위에 제1포토레지스트막패턴을 형성하는 단계;Depositing a lower layer on the semiconductor wafer and then forming a first photoresist film pattern thereon; 상기 제1포토레지스트막패턴을 마스크로 상기 하부층을 선택적으로 제거하여 하부층패턴을 형성하는 단계;Selectively removing the lower layer using the first photoresist layer pattern as a mask to form a lower layer pattern; 상기 제1포토레지스트막패턴을 제거한후 상기 하부층패턴을 포함한 반도체 웨이퍼상에 제1절연층을 형성하는 단계;Removing the first photoresist layer pattern and forming a first insulating layer on the semiconductor wafer including the lower layer pattern; 상기 제1절연층상에 제2포토레지스트막패턴을 형성하는 단계;Forming a second photoresist film pattern on the first insulating layer; 상기 제2포토레지스트막패턴을 마스크로 상기 제1절연층을 선택적으로 제거하여 제1절연층패턴을 형성하는 단계;Selectively removing the first insulating layer using the second photoresist film pattern as a mask to form a first insulating layer pattern; 상기 제2포토레지스트막패턴을 제거한후 전체 구조의 상면에 상부층을 형성하는 단계;Removing the second photoresist film pattern and forming an upper layer on an upper surface of the entire structure; 상기 상부층상에 제3포토레지스트막패턴을 형성한후 이를 마스크로 상기 상부층을 선택적으로 제거하여 상부층패턴을 형성하는 단계; 및Forming a third photoresist film pattern on the upper layer and then selectively removing the upper layer with a mask to form an upper layer pattern; And 상기 제3포토레지스트막패턴을 제거한후 상기 상부층패턴을 포함한 전체 구조의 상면에 제2절연층을 형성한후 그 위에 제4포토레지스트막패턴을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 X/Y 방향간 단차 최소화용 멀티 버어니어 제조방법.And removing the third photoresist film pattern to form a second insulating layer on the upper surface of the entire structure including the upper layer pattern, and then forming a fourth photoresist film pattern thereon. Multi-vernier manufacturing method for minimizing step difference between / Y direction. 제3항에 있어서, 상기 하부층패턴과 상부층패턴은 모 버어니어로 사용하는 것을 특징으로하는 X/Y 방향간 단차 최소화용 멀티 버어니어 제조방법.4. The method of claim 3, wherein the lower layer pattern and the upper layer pattern are used as parentiers. 5. 제3항에 있어서, 상기 제4포토레지스트막패턴은 자버어니어로 사용하는 것을 특징으로하는 X/Y 방향간 단차 최소화용 멀티 버어니어 제조방법.4. The method of claim 3, wherein the fourth photoresist film pattern is used as a Javernier. 제5항에 있어서, 상기 자버어니어는 7×7μm ∼ 13×13μm의 크기를 갖는 것을 특징으로하는 X/Y 방향간 단차 최소화용 멀티 버어니어 제조방법.[6] The method of claim 5, wherein the javernier has a size of 7 × 7 μm to 13 × 13 μm. 제3항에 있어서, 상기 제1절연층이 선택적으로 제거되어 개구되는 면적은 30×30 μm 이상인 것을 특징으로하는 X/Y 방향간 단차 최소화용 멀티 버어니어 제조방법.[4] The method of claim 3, wherein the area of the first insulating layer is selectively removed to be opened is 30 x 30 m or more.
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