KR100567020B1 - Method for opening pad and fuse of MML device - Google Patents

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Abstract

복합 반도체 메모리장치의 패드 및 퓨즈를 동시에 개방하는 방법에 대해 개시하고 있다. 본 발명은 메모리 셀 영역의 기판에 형성된 셀 트랜지스터 및 비트라인 콘택전극과 다층의 금속 배선을 갖고 주변회로 영역의 기판에 퓨즈가 형성된 반도체 메모리장치에 보호용 절연막을 형성한 후에 그 위에 금속 배선과 층간 절연막의 식각 속도로 인한 손실을 방지하기 위해서 G라인과 I라인에 의해 각각 노광되는 제 1감광막과 제 2감광막을 순차적으로 도포하고, 패드와 퓨즈를 개방하기 위한 마스크를 이용하여 제 2감광막을 노광/현상하고, 주변회로 영역의 제 1감광막을 선택적으로 노광/현상하여 제거하고, 제 1감광막과 절연막의 식각 선택비를 조정한 CxFy+Ar 플라즈마 가스를 이용하여 메모리 셀 영역의 패드 표면이 노출되면서 주변회로의 퓨즈 상부의 소정 두께의 절연막이 남도록 구조물을 식각하는 제조 공정으로 이루어진다. 따라서, 본 발명은 보호막 상부에 1차로 도포되는 감광막의 두께를 조정함으로서 퓨즈 위의 절연막의 두께를 원하는 수치만큼 정확하게 남기면서도 동시에 패드의 금속층 손실을 최소화할 수 있다.A method of simultaneously opening a pad and a fuse of a composite semiconductor memory device is disclosed. According to the present invention, a protective insulating film is formed on a semiconductor memory device having a cell transistor and a bit line contact electrode formed on a substrate in a memory cell region, a multilayer metal wiring, and a fuse formed on a substrate in a peripheral circuit region. In order to prevent the loss due to the etching rate, the first photosensitive film and the second photosensitive film respectively exposed by the G line and the I line are sequentially applied, and the second photoresist film is exposed / exposed using a mask for opening the pad and the fuse. The surface of the pad of the memory cell area is formed by using C x F y + Ar plasma gas which is developed, selectively exposed / developed and removed the first photoresist film in the peripheral circuit area, and the etching selectivity of the first photoresist film and the insulating film is adjusted. It is made of a manufacturing process for etching the structure so that the insulating film of a predetermined thickness on the upper portion of the fuse of the peripheral circuit is exposed. Therefore, the present invention can minimize the loss of the metal layer of the pad while at the same time leaving the thickness of the insulating film on the fuse accurately by a desired value by adjusting the thickness of the photoresist film first applied on the protective film.

Description

복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법{Method for opening pad and fuse of MML device} Method for opening pad and fuse of composite semiconductor memory device             

도 1a 및 도 1b는 종래 기술에 의한 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법을 설명하기 위한 공정 순서도,1A and 1B are flowcharts illustrating a method of opening a pad and a fuse in a conventional semiconductor memory device;

도 2a 내지 도 2e는 본 발명에 따른 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법을 설명하기 위한 공정 순서도. 2A through 2E are process flowcharts illustrating a method of opening a pad and a fuse of the composite semiconductor memory device according to the present invention;

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10: 반도체기판 12: 소자분리막10: semiconductor substrate 12: device isolation film

14: 셀 트랜지스터 16: 콘택전극14 cell transistor 16: contact electrode

17: 퓨즈 18: 셀 커패시터17: fuse 18: cell capacitor

20: 하부 층간절연막 22,25,27,29: 수직 배선20: lower interlayer insulating film 22, 25, 27, 29: vertical wiring

24,26,28: 다층 배선 30: 패드24, 26, 28: multilayer wiring 30: pad

31: 상부 층간절연막 32: 보호용 절연막31: upper interlayer insulating film 32: protective insulating film

40: 제 1감광막 42: 제 2감광막40: first photosensitive film 42: second photosensitive film

44: 마스크 45: 블랭크 마스크 44: mask 45: blank mask

100: 메모리 셀 영역 200: 주변회로 영역100: memory cell area 200: peripheral circuit area

본 발명은 메모리와 그 주변회로가 집적화된 복합 반도체 메모리장치의 제조 방법에 관한 것으로서, 특히 비용 절감을 위해 패드 및 리페어용 퓨즈를 동시에 개방하기 위한 식각 공정시 서로 다른 단차를 갖는 회로 영역으로 인해 발생하는 패드의 과도 식각을 방지할 수 있는 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a composite semiconductor memory device in which a memory and its peripheral circuits are integrated. In particular, the present invention relates to a circuit area having different steps in an etching process for simultaneously opening a pad and a repair fuse for cost reduction. The present invention relates to a pad and a fuse opening method of a composite semiconductor memory device capable of preventing excessive etching of a pad.

최근에 들어 등장하고 있는 복합 반도체 장치(MML: Merged Memory Logic)는 한 칩(chip)내에 메모리 셀 영역, 예컨대 DRAM(Dynamic Random Access Memory)과 아날로그 또는 그 주변회로가 함께 존재함에 따라 각각의 회로 성능과 제조 원가를 희생하지 않고 소자의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다. Recently, Merged Memory Logic (MML) has been developed in which a memory cell region such as dynamic random access memory (DRAM) and analog or peripheral circuits are present in a chip. Higher integration and higher speed of devices can be effectively achieved without sacrificing manufacturing cost.

그러나, 복합 반도체 장치는 메모리 셀 영역에 고용량의 커패시터와 다층의 배선 구조에 따라 그 영역과 주변회로의 영역사이에 단차가 크게 발생한다. 이러한 단차는 후속 공정 진행시 메모리 영역의 패드와 주변회로 영역의 퓨즈를 동시에 개방하는데 있어 패드를 구성하는 금속 배선을 과도 식각하게 되어 복합 반도체 메모리장치의 조립을 불량으로 만들게 된다.However, in the composite semiconductor device, a large difference occurs between the region of the memory cell region and the region of the peripheral circuit according to the high capacitance capacitor and the multilayer wiring structure. Such a step causes excessive etching of the metal wiring constituting the pad in simultaneously opening the pad of the memory area and the fuse of the peripheral circuit area during the subsequent process, thereby making the assembly of the composite semiconductor memory device defective.

도 1a 및 도 1b는 종래 기술에 의한 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법을 설명하기 위한 공정 순서도이다.1A and 1B are flowcharts illustrating a method of opening a pad and a fuse of a conventional semiconductor memory device.

도 1a는 다층의 배선으로서 4층의 금속 배선을 갖는 복합 반도체 메모리의 패드/퓨즈 리페어 공정을 실시하기전의 수직 단면도로서, 도면 부호 100은 메모리 셀 영역을 나타낸 것이며 200은 그 주변회로 영역을 나타낸 것이다. FIG. 1A is a vertical cross sectional view before a pad / fuse repair process of a composite semiconductor memory having four layers of metal wiring as multi-layered wiring, where reference numeral 100 denotes a memory cell region and 200 denotes a peripheral circuit region thereof. .

복합 반도체 메모리장치는 반도체기판(10) 위에 소자간 분리를 위해 형성된 소자분리막(12)과, 메모리 셀 영역(100)에 대응하는 소자분리막(12) 사이의 기판 위에 형성된 셀 트랜지스터(14)와, 그 셀 트랜지스터(14)의 불순물 주입 영역(소스 또는 드레인)에 연결된 콘택전극(16)과, 상기 셀 트랜지스터(14)의 다른 불순물 주입영역에 연결된 셀 커패시터(18)와, 주변회로 영역(200)에 대응하는 기판 위에 형성된 퓨즈(17)로 구성된다. The composite semiconductor memory device includes a cell transistor 14 formed on a substrate between a device isolation film 12 formed on the semiconductor substrate 10 for isolation between devices, and a device isolation film 12 corresponding to the memory cell region 100. A contact electrode 16 connected to an impurity implantation region (source or drain) of the cell transistor 14, a cell capacitor 18 connected to another impurity implantation region of the cell transistor 14, and a peripheral circuit region 200. It consists of a fuse 17 formed on the substrate corresponding to the.

이때, 셀 트랜지스터(14)는 도면 부호로 도시하지는 않았지만 통상의 셀 구조와 마찬가지로 게이트 산화막, 게이트 전극과, 그 전극측벽에 사이드월 스페이서와, 게이트 산화막의 에지 근방의 기판내에 도전형 불순물이 고농도로 주입된 불순물 주입영역을 가지고 있다. 또한, 셀 커패시터(18)도 기판의 불순물 주입 영역과 연결되는 전하 저장 전극/ 유전체막/ 플레이트 전극을 포함한다. Although not shown by reference numerals, the cell transistor 14 has a high concentration of conductive impurities in the gate oxide film, the gate electrode, the sidewall spacers on the electrode side walls, and the substrate near the edges of the gate oxide film. It has an implanted impurity implantation region. In addition, the cell capacitor 18 also includes a charge storage electrode / dielectric film / plate electrode connected to the impurity implantation region of the substrate.

그리고, 상기 반도체 메모리장치는 상기와 같은 구조물들을 서로 층간 절연하는 하부 층간 절연막(20)과, 메모리 셀 영역(100)에서 셀 커패시터(18)에 연결되는 1차의 금속 배선(24)과, 상기 제 1금속 배선(24)에 연결되는 제 2 내지 제 4금속배선들(26,28,30)과, 메모리 셀 영역(100)과 주변회로 영역(200)의 기판 위에서 금속 배선들을 층간 절연하며 그 단차를 없애는 상부 층간절연막(31)과, 상기 최상 의 제 4금속 배선(30)인 패드가 형성된 메모리 셀 영역(100)과 그 주변회로 영역(200)을 보호하는 보호용 절연막(32)을 더 포함한다. 미설명된 도면 부호 22, 25,27,29는 금속 배선들을 수직으로 연결하는 수직 배선들이다.In addition, the semiconductor memory device may include a lower interlayer insulating layer 20 which insulates the above structures from each other, a primary metal wiring 24 connected to the cell capacitor 18 in the memory cell region 100, and Insulating the metal wires on the substrates of the second to fourth metal wires 26, 28, and 30 connected to the first metal wire 24 and the memory cell area 100 and the peripheral circuit area 200. The semiconductor device further includes an upper interlayer insulating layer 31 that eliminates the step, a protective insulating layer 32 that protects the memory cell region 100 having the pad as the uppermost fourth metal wiring 30 and the peripheral circuit region 200. do. Reference numerals 22, 25, 27, and 29 that are not described refer to vertical wires that vertically connect metal wires.

이러한 복합 반도체 메모리장치는 메모리 셀 영역(100)의 패드(30)와 주변회로 영역(200)의 퓨즈(17)의 높이가 약 55000Å정도 단차가 존재하는데, 도 1b에 도시된 바와 같이 복합 반도체를 비용절감을 위해 패드 및 퓨즈를 동시에 개방하는 마스크를 단 1개만 사용해서 식각 공정을 실시할 경우 다음과 같은 문제점이 발생하게 된다. The complex semiconductor memory device has a height difference of about 55000 m 3 from a height of the pad 30 of the memory cell region 100 and the fuse 17 of the peripheral circuit region 200, as shown in FIG. 1B. In order to reduce costs, the etching process using only one mask that simultaneously opens pads and fuses causes the following problems.

즉, CxFy+Ar를 활성화시킨 플라즈마에 대한 금속의 식각 속도와 절연막의 식각 속도의 비가 1:10 정도일 때 패드 및 퓨즈 상부의 절연막 식각을 동시에 진행하기 위해서 퓨즈 위의 절연막을 약 6000 Å이내 정도로 남기도록 하면 패드를 구성하는 금속 배선의 손실이 약 4000∼5000Å 정도 발생한다.In other words, when the ratio of the etching rate of the metal and the insulating layer of the insulating film to the plasma activated C x F y + Ar is about 1:10, the insulating film on the fuse is about 6000 kW to simultaneously perform the etching of the insulating film on the pad and the fuse. If left to within a short time, the loss of the metal wiring constituting the pad is about 4000 ~ 5000Å.

그러므로, 도 1b와 같이 패드의 금속이 상기 식각 공정에 의해 과도 식각되어 얇게 남아 있으면, 후속 패키지 공정에서 매우 얇아진 패드 부분의 금속층과 배선간의 가압 접착으로 남아 있는 금속이 파열하여 그 접착력이 매우 약해지게 된다. Therefore, if the metal of the pad is excessively etched and left thin by the etching process as shown in FIG. 1B, the remaining metal ruptures due to the pressure bonding between the metal layer of the pad portion and the wiring, which becomes very thin in the subsequent package process, and the adhesion thereof becomes very weak. do.

따라서, 복합 반도체 메모리장치의 제조공정에서 비용 절감을 위해 동시에 패드와 리페어를 위한 퓨즈 식각을 동시에 진행하면서도 패드의 금속 손실을 막을 수 있는 공정의 개발이 필요하게 되었다.Therefore, in order to reduce costs in the manufacturing process of the composite semiconductor memory device, it is necessary to develop a process that can simultaneously prevent the metal loss of the pad while simultaneously performing the fuse etching for the pad and the repair.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 패드와 리페어를 위한 퓨즈를 동시 개방하기 위한 식각 공정시 구조물의 보호용 절연막 위에 G-라인용 감광막과 I-라인용 감광막을 이중으로 도포한 후에 선택적으로 노광하여 패드 상의 G-라인 감광막만을 일부 남기고 식각을 진행함으로써, 퓨즈 상부의 식각이 진행되는 동안 패드 위에 존재하는 막들이 식각되지 않고 있다가 이후에 퓨즈 위의 잔여 막들과 패드 상의 보호용 절연막을 동시에 식각하기 때문에 1개의 마스크를 이용한 패드와 퓨즈의 식각 공정시 패드의 과도 식각을 방지할 수 있는 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법을 제공하는데 있다.
An object of the present invention is to apply the G-line photosensitive film and I-line photosensitive film on the protective insulating film of the structure during the etching process for simultaneously opening the fuse for the pad and repair to solve the problems of the prior art as described above. And then selectively exposed to etch with only a portion of the G-line photoresist on the pad leaving the films on the pad not etched during the etching of the top of the fuse, followed by the remaining films on the fuse and the protection on the pad. Since the insulating film is etched at the same time, to provide a pad and fuse opening method of a composite semiconductor memory device that can prevent excessive etching of the pad during the etching process of the pad and the fuse using one mask.

상기 목적을 달성하기 위하여 본 발명은 다층의 금속 배선을 갖는 메모리 셀 영역과 불량이 발생된 메모리 셀의 리페어하기 위한 퓨즈를 갖는 주변회로 영역으로 이루어진 복합 반도체 메모리장치의 제조 공정에 있어서, 메모리 셀이 형성될 예정인 반도체기판에 게이트 전극 및 소스/드레인 영역을 갖는 셀 트랜지스터를 형성하는 단계와, 기판의 메모리 셀 영역에 소스/드레인 영역과 연결되는 비트라인 콘택전극을 형성함과 동시에 주변회로가 형성될 예정인 기판에 퓨즈를 형성한 후에 기판 전면에 이 구조물을 층간 절연하는 하부의 층간 절연막을 형성하는 단계와, 기판의 메모리 셀 영역에 소스 또는 드레인 영역과 접하는 고정전용량의 셀 커패시 터를 형성하며 커패시터에 연결되며 다층의 금속 배선을 형성하고, 커패시터와 배선들을 층간 절연하는 상부의 층간 절연막을 커패시터와 배선, 배선들 사이에 형성하는 단계와, 상기 구조물 전면에 보호용 절연막을 형성하는 단계와, 보호용 절연막 상부에 금속 배선과 층간 절연막의 식각 속도로 인한 손실을 방지하기 위해서 서로 다른 빛의 파장으로 노광되는 제 1감광막 및 제 2감광막을 순차적으로 도포하는 단계와, 최상의 금속 배선인 패드와 퓨즈를 개방하기 위한 마스크를 이용하여 제 2감광막을 노광/현상하는 단계와, 마스크 위에 주변회로 영역만 선택적으로 개방하기 위한 블랭크 마스크를 형성하고 주변회로 영역의 개방된 제 1감광막을 선택적으로 노광/현상하여 제거하는 단계와, 마스크들을 모두 제거한 후에 제 1감광막과 절연막의 식각 선택비를 조정한 CxFy+Ar 플라즈마 가스를 이용하여 메모리 셀 영역의 패드 표면이 노출되면서 주변회로의 퓨즈 상부의 소정 두께의 절연막이 남도록 구조물을 식각하는 단계를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the present invention provides a memory cell comprising a memory cell region having a multi-layered metal wiring and a peripheral circuit region having a fuse for repairing a defective memory cell. Forming a cell transistor having a gate electrode and a source / drain region on a semiconductor substrate to be formed; and forming a bit line contact electrode connected to the source / drain region in a memory cell region of the substrate and simultaneously forming a peripheral circuit. Forming a lower interlayer insulating film on the front surface of the substrate after the fuse is formed on the predetermined substrate, and forming a high capacitance cell capacitor in contact with the source or drain region in the memory cell region of the substrate; Are connected to the capacitor and form a multi-layered metal wire, and insulate the capacitor and wires Forming an upper interlayer insulating film between the capacitor, the wiring, and the wiring; forming a protective insulating film on the entire surface of the structure; and preventing a loss due to the etching rate of the metal wiring and the interlayer insulating film on the protective insulating film. Sequentially applying a first photoresist film and a second photoresist film exposed to different wavelengths of light; exposing / developing the second photoresist film using a mask for opening a pad and a fuse, which is the best metal wiring; Forming a blank mask to selectively open only the peripheral circuit region and selectively exposing / developing the open first photosensitive film of the peripheral circuit region, and removing all the masks, and then etching selectivity of the first photosensitive film and the insulating layer by the use of the C x F y + Ar plasma gas is adjusted while the pad surface of the memory cell area exposed The fuse circuit of sides of the insulating film to leave a predetermined thickness of the upper, including the step of etching a structure is characterized in that is made.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다. 본 발명의 실시예는 종래 구성과 동일한 부분에 대해서는 동일한 도면부호를 사용하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Embodiments of the present invention will use the same reference numerals for the same parts as in the prior art.

도 2a 내지 도 2e는 본 발명에 따른 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법을 설명하기 위한 공정 순서도이다.2A through 2E are flowcharts illustrating a method of opening a pad and a fuse of the composite semiconductor memory device according to the present invention.

도 2a를 참조하면, 본 발명의 복합 반도체 메모리장치 역시 메모리 셀 영역(100)에 다층 배선으로서 종래와 동일하게 4층의 금속 배선을 갖으며 주변 회로 영역(200)에 불량이 발생된 메모리 셀을 리페어하기 위한 퓨즈(17)를 갖는다.Referring to FIG. 2A, the composite semiconductor memory device of the present invention also has a multi-layered wiring in the memory cell region 100 as in the prior art, and has four layers of metal wiring and a defective memory cell in the peripheral circuit region 200. It has a fuse 17 for repair.

그러면, 본 발명의 복합 반도체 메모리장치의 제조 공정은, 소자분리막을(12)이 형성되어 있으며 메모리 셀이 형성될 예정인 반도체기판에 게이트 전극 및 소스/드레인 영역을 갖는 셀 트랜지스터(14)를 형성한다. 기판의 메모리 셀 영역(100)에 소스 또는 드레인 영역과 연결되는 비트라인 콘택전극(16)을 형성함과 동시에 주변회로가 형성될 예정인 기판에 퓨즈(17)를 형성한 후에 상기 기판 전면에 이 구조물을 층간 절연하는 하부 절연막(20)을 형성한다. Then, in the manufacturing process of the composite semiconductor memory device of the present invention, a cell transistor 14 having a gate electrode and a source / drain region is formed on a semiconductor substrate on which a device isolation film 12 is formed and a memory cell is to be formed. . After forming the bit line contact electrode 16 connected to the source or drain region in the memory cell region 100 of the substrate and the fuse 17 on the substrate on which the peripheral circuit is to be formed, the structure is formed on the front surface of the substrate. The lower insulating film 20 for insulating the interlayer is formed.

그 다음, 기판의 메모리 셀 영역(100)에 소스 또는 드레인 영역과 연결되는 고정전용량의 셀 커패시터(18)를 형성하며 상기 커패시터(18)에 연결되는 1차의 금속 배선(24)과 상기 제 1금속 배선(24)에 연결되는 제 2 내지 제 4금속배선들(26,28,30)을 형성한다. 상기 금속 배선 형성시 메모리 셀 영역(100)과 주변회로 영역(200)의 기판 위에서 금속 배선들을 층간 절연하며 그 단차를 없애는 상부 층간절연막(31)을 형성하도록 한다. 그리고, 상기 최상의 제 4금속 배선(30)인 패드가 형성된 메모리 셀 영역(100)과 그 주변회로 영역(200)을 보호하는 보호용 절연막(32)을 형성한다. 이때, 금속 배선은 각각 순차적으로 반사 방지막(TiN)/금속(Al)/접착막(TiN)/수직 배선으로서 플러그(Ti)의 구조로 이루어져 있으며 위에서 아래로 내려갈수록 선폭이 넓어진다. Next, a high capacitance cell capacitor 18 is formed in the memory cell region 100 of the substrate and connected to the source or drain region, and the primary metal wiring 24 and the first metal wiring 24 connected to the capacitor 18 are formed. Second to fourth metal wires 26, 28, and 30 connected to the first metal wire 24 are formed. When forming the metal wires, an upper interlayer insulating film 31 is formed on the substrates of the memory cell area 100 and the peripheral circuit area 200 to remove the steps between the metal wires. In addition, a protective insulating layer 32 is formed to protect the memory cell region 100 having the pad, which is the uppermost fourth metal wiring 30, and the peripheral circuit region 200. In this case, the metal wires are sequentially formed as a structure of a plug Ti as an anti-reflection film TiN / metal Al / adhesive film TiN / vertical wire, and the line width becomes wider from the top to the bottom.

이어서, 본 발명에 따라 보호용 절연막(32) 상부에 금속 배선과 층간 절연막의 식각 속도로 인한 손실을 방지하기 위해서 서로 다른 빛의 파장(G라인,I라인)으 로 노광되는 제 1감광막(40) 및 제 2감광막(42)을 순차적으로 도포하고 각각 고온에서 일정 시간 유지하여 경화시킨다. Subsequently, according to the present invention, the first photoresist layer 40 exposed to different wavelengths of light (G line and I line) in order to prevent the loss due to the etching rate of the metal wiring and the interlayer insulation layer on the protective insulating layer 32. And the second photosensitive film 42 are sequentially applied and maintained at a high temperature for a certain time to cure.

이때, 제 1감광막(40)의 두께(WPR1)는 하기 수학식 1에 따른다.At this time, the thickness W PR1 of the first photosensitive film 40 is according to Equation 1 below.

Figure 111999007338832-pat00001
Figure 111999007338832-pat00001

여기서, WPR1은 제 1감광막의 두께,

Figure 111999007338832-pat00002
는 퓨즈 상부의 절연막 총두께,
Figure 111999007338832-pat00003
는 패드 상부의 절연막 총두께,
Figure 111999007338832-pat00004
는 퓨즈 위에 남겨질 층간 절연막 두께,
Figure 111999007338832-pat00005
는 패드 상부 반사방지막의 두께,
Figure 111999007338832-pat00006
는 CxFy+Ar 플라즈마에 대한 절연막의 식각속도,
Figure 111999007338832-pat00007
는 CxFy+Ar플라즈마에 대한 반사방지막의 식각속도,
Figure 111999007338832-pat00008
는 CxFy+Ar플라즈마에 대한 제 1감광막의 식각속도,
Figure 111999007338832-pat00009
는 CxFy+Ar플라즈마에 대한 절연막의 식각속도이다. 본 실시예에서는 제 1감광막의 두께를 10000Å∼14000Å, 제 2감광막의 두께를 25000Å∼31000Å으로 한다. Here, W PR1 is the thickness of the first photosensitive film,
Figure 111999007338832-pat00002
Is the total thickness of the insulating film on the top of the fuse,
Figure 111999007338832-pat00003
Is the total thickness of the insulating film on the pad,
Figure 111999007338832-pat00004
Is the thickness of the interlayer insulating film to be left over the fuse,
Figure 111999007338832-pat00005
Is the thickness of the top anti-reflection film on the pad,
Figure 111999007338832-pat00006
Is the etching rate of the insulating film against C x F y + Ar plasma,
Figure 111999007338832-pat00007
Is the etch rate of the antireflection film for C x F y + Ar plasma,
Figure 111999007338832-pat00008
Is the etching rate of the first photoresist for C x F y + Ar plasma,
Figure 111999007338832-pat00009
Is the etching rate of the insulating film with respect to C x F y + Ar plasma. In this embodiment, the thickness of the first photosensitive film is set to 10000 kPa to 14000 kPa and the thickness of the second photosensitive film is 25000 kPa to 31000 kPa.

도 2b에 도시된 바와 같이, 상기 최상의 금속 배선인 패드(30)와 퓨즈(17)를 모두 개방하기 위한 마스크(44)를 이용한 사진 공정을 진행하여 제 2감광막(42)을 노광/현상한다. 이때, 제 2감광막(42)은 I라인의 빛인 365nm이 조사되어 노광된다. 그러면, 패드(30) 및 퓨즈 상부의 제 2감광막(42)만 선택적으로 마스크에 그려진 패턴을 따라 제거되고, 하부의 제 1감광막(40)은 극히 일부(약 500Å이내)만 현상 과정에서 제거되고 나머지는 남아 있게 된다.As shown in FIG. 2B, the photosensitive process using the mask 44 for opening both the pad 30 and the fuse 17, which are the best metal wirings, is performed to expose / develop the second photosensitive film 42. At this time, the second photosensitive film 42 is exposed by being irradiated with 365 nm which is light of an I line. Then, only the pad 30 and the second photosensitive film 42 on the upper portion of the fuse are selectively removed along the pattern drawn on the mask, and only a part of the lower first photosensitive film 40 is removed during the development process. The rest will remain.

도 2c에 도시된 바와 같이, 마스크(44) 위에 주변회로 영역(200)만 선택적으로 개방하기 위한 블랭크 마스크(45)를 형성하고 주변회로 영역(200)의 개방된 제 1감광막(40)을 선택적으로 노광/현상하여 제거한다. 이때, 제 1감광막(40)은 G라인 빛인 436nm이 조사되어 노광된다. 이에 따라, 패드(30) 상부에는 제 1감광막(40)이 남아 있게 되지만, 퓨즈(17) 상부에는 제 1감광막(40)이 완전히 제거된다. As shown in FIG. 2C, a blank mask 45 for selectively opening only the peripheral circuit region 200 is formed on the mask 44 and the open first photoresist film 40 of the peripheral circuit region 200 is selectively selected. Exposure / development using At this time, 436 nm which is G line light is irradiated and exposed to the 1st photosensitive film 40. As a result, the first photoresist film 40 remains on the pad 30, but the first photoresist film 40 is completely removed from the fuse 17.

도 2d에 도시된 바와 같이, 상기 마스크들(44,45)을 모두 제거한 후에 패드(30) 상부의 제 1감광막(40)과 보호용 절연막 내지 층간 절연막(32,31,20)의 식각 선택비를 조정한 CxFy+Ar 플라즈마 가스를 이용하여 식각 공정을 실시한다. 상기 식각 공정에 의해 메모리 셀 영역(100)의 패드(30) 상부의 제 1감광막(40)이 완전히 식각(46)되어 하부의 보호용 절연막 표면이 드러나게 되고, 동시에 주변회로 영역(200)의 퓨즈(17) 상부의 보호용 절연막 및 상부 층간 절연막(32,31)이 식각(47)된다. 이때, 퓨즈(17) 상부에 남아 있는 절연막의 두께는, 상기 수학식 1에 의해서

Figure 111999007338832-pat00010
정도가 된다.As shown in FIG. 2D, the etching selectivity of the first photoresist layer 40 and the protective insulating to interlayer insulating layers 32, 31, and 20 on the pad 30 is removed after removing the masks 44 and 45. An etching process is performed using the adjusted C x F y + Ar plasma gas. By the etching process, the first photoresist layer 40 on the pad 30 of the memory cell region 100 is completely etched 46 to expose the lower surface of the protective insulating layer, and at the same time the fuse of the peripheral circuit region 200 17) The upper protective insulating film and the upper interlayer insulating films 32 and 31 are etched 47. At this time, the thickness of the insulating film remaining on the upper portion of the fuse 17 is expressed by Equation 1 above.
Figure 111999007338832-pat00010
It is about.

이때, 'CxFy+Ar'을 활성화시킨 플라즈마에 대한 제 1감광막(40)과 절연막의 식각비는 약 1:2.5 정도이기 때문에 퓨즈(17) 위의 절연이 약 30000Å정도 제거될 때까지 패드(30) 위의 절연막은 그대로 남아 있게 된다. 이에 따라, 식각비에 맞추어 제 1감광막(40)의 두께를 잘 조절하면 그 막(40)이 완전히 식각되고 패드(30) 위의 절연막이 약 8000Å정도 남아 있으면 퓨즈(17) 상부의 절연막은 약 20000Å(∼6000Å+6000Å+8000Å) 정도 남아 있게 조정할 수 있다.At this time, since the etching ratio between the first photoresist film 40 and the insulation film is about 1: 2.5 with respect to the plasma activated 'C x F y + Ar', the insulation on the fuse 17 is removed until the insulation on the fuse 17 is removed by about 30000 mW. The insulating film on the pad 30 remains as it is. Accordingly, when the thickness of the first photoresist film 40 is well adjusted according to the etching ratio, when the film 40 is completely etched and the insulating film on the pad 30 remains about 8000 kPa, the insulating film on the upper portion of the fuse 17 is approximately It can be adjusted to remain around 20000Å (~ 6000Å + 6000Å + 8000Å).

도 2e에 도시된 바와 같이, 계속 식각 공정을 진행하는데, 상기 퓨즈(17) 상부에 소정 두께, 예를 들어 약 6000Å의 절연막이 남겨지도록 상기 구조물을 식각한다. 그러면, 패드(30) 상부의 보호용 절연막(32)이 제거(48)되는데, 배선이 반사방지막(arc), 예를 들어 TiN을 포함할 경우 상기 반사 방지막까지 식각 공정을 실시해서 금속 표면이 드러나도록 식각한다. 이에 따라, 패드(30)를 구성하는 금속의 식각 손실의 발생하지 않는다. 여기서, CxFy+Ar을 활성화시킨 플라즈마에 대한 금속의 식각속도와 산화막의 식각 속도의 비가 1:10정도로 한다.As shown in FIG. 2E, the etching process is continued, and the structure is etched so that an insulating film having a predetermined thickness, for example, about 6000 μs, is left on the fuse 17. Then, the protective insulating film 32 on the pad 30 is removed 48. When the wiring includes an anti-reflection film, for example, TiN, an etching process is performed to the anti-reflection film to expose the metal surface. Etch it. Accordingly, the etching loss of the metal constituting the pad 30 does not occur. Here, the ratio between the etching rate of the metal and the etching rate of the oxide film with respect to the plasma activated C x F y + Ar is about 1:10.

따라서, 본 발명에 따라 패드 및 리페어를 위한 퓨즈를 개방하기 위한 절연막 식각을 진행하면 퓨즈 위에 소정 두께의 절연막을 확보하면서 동시에 패드의 금속층의 손실이 전혀없이 정확히 상부 반사 방지막(TiN)까지만 식각할 수 있다.Therefore, according to the present invention, when the insulating film is etched to open the fuse for the pad and the repair, the insulating film having the predetermined thickness is secured on the fuse and at the same time, only the upper anti-reflection film (TiN) can be etched without any loss of the metal layer of the pad. have.

상기한 바와 같이 본 발명은, 패드 및 리페어를 위한 퓨즈를 개방하기 위한 절연막 식각을 동시에 진행하는데서 발생하는 비용을 절감할 수 있다.As described above, the present invention can reduce the cost incurred by simultaneously performing the etching of the insulating film for opening the fuse for the pad and the repair.

그리고, 본 발명은 보호막 상부에 1차로 도포되는 감광막의 두께를 조정함으로서 퓨즈 위의 절연막의 두께를 원하는 수치만큼 정확하게 남기면서도 동시에 패드의 금속층 손실을 최소화할 수 있다. 이로 인해, 후속의 패키지 공정 중에 패드 의 금속층 파열에 대한 접촉 불량이 발생할 확률이 낮아지므로 수율을 향상시킬 수 있으며 이러한 금속 알갱이들과 감광막이 식각되면서 발생하는 탄소기의 결합으로 인해 금속성 폴리머들의 발생을 최대한 억제하여 식각 챔버의 오염을 최소화한다.In addition, the present invention can minimize the loss of the metal layer of the pad while maintaining the thickness of the insulating film on the fuse by a desired value by adjusting the thickness of the photoresist film first applied on the protective film. As a result, the possibility of poor contact with the metal layer rupture of the pad during the subsequent package process is reduced, thereby improving the yield. Minimize contamination of the etching chamber by suppressing as much as possible.

Claims (5)

다층의 금속 배선을 갖는 메모리 셀 영역과 불량이 발생된 메모리 셀의 리페어하기 위한 퓨즈를 갖는 주변회로 영역으로 이루어진 복합 반도체 메모리장치의 제조 공정에 있어서,In the manufacturing process of a composite semiconductor memory device comprising a memory cell region having a multi-layered metal wiring and a peripheral circuit region having a fuse for repairing a defective memory cell, 메모리 셀이 형성될 예정인 반도체기판에 게이트 전극 및 소스/드레인 영역을 갖는 셀 트랜지스터를 형성하는 단계;Forming a cell transistor having a gate electrode and a source / drain region on a semiconductor substrate on which a memory cell is to be formed; 상기 기판의 메모리 셀 영역에 소스/드레인 영역과 연결되는 비트라인 콘택전극을 형성함과 동시에 주변회로가 형성될 예정인 기판에 퓨즈를 형성한 후에 상기 기판 전면에 이 구조물을 층간 절연하는 하부의 층간 절연막을 형성하는 단계;A lower interlayer insulating layer which forms a bit line contact electrode connected to the source / drain region in the memory cell region of the substrate and at the same time forms a fuse in the substrate on which the peripheral circuit is to be formed, and then insulates the structure on the entire surface of the substrate. Forming a; 상기 기판의 메모리 셀 영역에 소스 또는 드레인 영역과 접하는 고정전용량의 커패시터를 형성하며 상기 커패시터에 연결되는 다층의 금속 배선을 형성하고, 상기 커패시터와 상기 배선들을 층간 절연하는 상부의 층간 절연막을 커패시터와 배선, 배선들 사이에 형성하는 단계; Forming a capacitor having a fixed capacitance in contact with the source or drain region in the memory cell region of the substrate, forming a multi-layered metal wiring connected to the capacitor, and forming an upper interlayer insulating layer between the capacitor and the wiring; Wiring, forming between the wirings; 상기 구조물 전면에 보호용 절연막을 형성하는 단계;Forming a protective insulating film on the entire surface of the structure; 상기 보호용 절연막 상부에 금속 배선과 층간 절연막의 식각 속도로 인한 손실을 방지하기 위해서 서로 다른 빛의 파장으로 노광되는 제 1감광막 및 제 2감광막을 순차적으로 도포하는 단계; Sequentially applying a first photoresist film and a second photoresist film exposed to different wavelengths of light in order to prevent a loss due to the etching rate of the metal line and the interlayer insulating film on the protective insulating film; 상기 최상의 금속 배선인 패드와 퓨즈를 개방하기 위한 마스크를 이용하여 상기 제 2감광막을 노광/현상하는 단계;Exposing / developing the second photoresist film using a mask for opening the pad and the fuse which is the best metal wiring; 상기 마스크 위에 상기 주변회로 영역만 선택적으로 개방하기 위한 블랭크 마스크를 형성하고 상기 주변회로 영역의 개방된 제 1감광막을 선택적으로 노광/현상하여 제거하는 단계; 및 Forming a blank mask for selectively opening only the peripheral circuit region on the mask and selectively exposing / developing the open first photosensitive film of the peripheral circuit region; And 상기 마스크들을 모두 제거한 후에 제 1감광막과 절연막의 식각 선택비를 조정한 CxFy+Ar 플라즈마 가스를 이용하여 상기 메모리 셀 영역의 패드 표면이 노출되면서 상기 주변회로의 퓨즈 상부의 소정 두께의 절연막이 남도록 상기 구조물을 식각하는 단계를 포함하여 이루어진 것을 특징으로 하는 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법. After removing all of the masks, an insulating film having a predetermined thickness over the fuse of the peripheral circuit is exposed by exposing the pad surface of the memory cell region by using C x F y + Ar plasma gas in which the etching selectivity of the first photoresist film and the insulating film is adjusted. And etching the structure so as to remain therebetween. 제 1항에 있어서, 상기 제 1감광막은 G라인 빛인 436nm이 조사되어 노광되고 제 2감광막은 I라인의 빛인 365nm을 조사되어 노광되는 것을 특징으로 하는 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법. The method of claim 1, wherein the first photoresist film is exposed by irradiating 436 nm of G-line light and the second photoresist film is exposed by irradiating 365 nm of light of I-line. 제 1항에 있어서, 상기 제 1감광막의 두께는 아래 수학식에 따라 그 두께를 조정하는 것을 특징으로 하는 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법.The method of claim 1, wherein the thickness of the first photoresist film is adjusted according to the following equation. WPR1 =
Figure 111999007338832-pat00011
W PR1 =
Figure 111999007338832-pat00011
 WPR1은 제 1감광막의 두께,
Figure 111999007338832-pat00012
는 퓨즈 상부의 층간 절연막 총두께,
Figure 111999007338832-pat00013
는 패드 상부의 층간 절연막 총두께,
Figure 111999007338832-pat00014
는 퓨즈 위에 남겨질 층간 절연 막 두께,
Figure 111999007338832-pat00015
는 패드 상부 반사방지막의 두께,
Figure 111999007338832-pat00016
는 CxFy+Ar 플라즈마에 대한 층간 절연막의 식각속도,
Figure 111999007338832-pat00017
는 CxFy+Ar플라즈마에 대한 반사방지막의 식각속도,
Figure 111999007338832-pat00018
는 CxFy+Ar플라즈마에 대한 제 1감광막의 식각속도,
Figure 111999007338832-pat00019
는 CxFy+Ar플라즈마에 대한 층간 절연막의 식각속도.W PR1 is the thickness of the first photosensitive film,
Figure 111999007338832-pat00012
Is the total thickness of the interlayer insulating film on the top of the fuse,
Figure 111999007338832-pat00013
Is the total thickness of the interlayer insulating film on the pad,
Figure 111999007338832-pat00014
The interlayer insulation film thickness to be left on the fuse,
Figure 111999007338832-pat00015
Is the thickness of the top anti-reflection film on the pad,
Figure 111999007338832-pat00016
Is the etch rate of the interlayer dielectric for C x F y + Ar plasma,
Figure 111999007338832-pat00017
Is the etch rate of the antireflection film for C x F y + Ar plasma,
Figure 111999007338832-pat00018
Is the etching rate of the first photoresist for C x F y + Ar plasma,
Figure 111999007338832-pat00019
Is the etch rate of the interlayer dielectric for C x F y + Ar plasma. 제 1항 내지 제 3에 있어서, 상기 제 1감광막의 두께는 10000Å∼14000Å이고 제 2감광막의 두께는 25000Å∼31000Å으로 하는 것을 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법.The method of claim 1, wherein the thickness of the first photoresist film is 10000 kPa to 14000 kPa and the thickness of the second photoresist film is 25000 kPa to 31000 kPa. 제 1항에 있어서, 상기 다층의 배선은 반사 방지막을 포함할 경우 상기 패드의 반사 방지막까지 식각 공정을 실시하는 것을 특징으로 하는 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법.The method of claim 1, wherein when the multilayer wiring includes an anti-reflection film, an etching process is performed to the anti-reflection film of the pad.
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KR0124639B1 (en) * 1994-04-26 1997-12-10 문정환 Planerizing method of semiconductor memory device

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