KR100565962B1 - Pin Grid Array package using flip chip technology - Google Patents

Pin Grid Array package using flip chip technology Download PDF

Info

Publication number
KR100565962B1
KR100565962B1 KR1020000000454A KR20000000454A KR100565962B1 KR 100565962 B1 KR100565962 B1 KR 100565962B1 KR 1020000000454 A KR1020000000454 A KR 1020000000454A KR 20000000454 A KR20000000454 A KR 20000000454A KR 100565962 B1 KR100565962 B1 KR 100565962B1
Authority
KR
South Korea
Prior art keywords
package
semiconductor chip
fiji
flip chip
lead
Prior art date
Application number
KR1020000000454A
Other languages
Korean (ko)
Other versions
KR20010068505A (en
Inventor
김민하
백중현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020000000454A priority Critical patent/KR100565962B1/en
Publication of KR20010068505A publication Critical patent/KR20010068505A/en
Application granted granted Critical
Publication of KR100565962B1 publication Critical patent/KR100565962B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3737—Organic materials with or without a thermoconductive filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은 플립 칩(Flip chip) 기술을 이용한 피지에이(PGA) 패키지에 관한 것으로, 더욱 구체적으로는 패키지 리드(Package lid)와 반도체 칩 사이에 개재되는 열매개물질(TIM)로 경화성 에폭시(Epoxy)와 같은 물질이 사용됨에 따라 열매개물질(TIM)과 패키지 리드 사이에서 상이한 열팽창 계수(CTE) 값으로 인하여 계면이 박리되는 것을 방지하기 위한 것이며, 이를 위하여 반도체 칩과 패키지 리드 사이에 열전도율이 좋은 열경화성 에폭시 형태의 열매개물질(TIM)이 사용되고, 반도체 칩에 대응되는 중앙부에 동심원 형태의 주름이 형성된 박형의 평판을 포함하는 패키지 리드를 포함하는 피지에이 패키지의 구조를 개시하고, 이러한 구조를 통하여 열매개물질과 주름진 형상의 평판이 넓은 면적에서 접촉됨에 따라 열매개물질과 패키지 리드 사이에서 발생되는 열응력을 완화시킬 수 있으며, 접촉 면적이 요철 형상으로 결합되기 때문에 열매개물질과 패키지 리드 사이의 계면이 박리되는 것을 방지할 수 있고, 나아가 반도체 칩이 손상되는 것을 방지할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PGA package using flip chip technology, and more particularly to a curable epoxy (TIM) interposed between a package lid and a semiconductor chip. This is to prevent the interface from peeling off due to the different coefficient of thermal expansion (CTE) between the TIM and the package lead as a material such as) is used. For this purpose, the thermal conductivity between the semiconductor chip and the package lead is good. Disclosed is a structure of a Fiji A package including a package lead including a thin plate formed of a thermosetting epoxy (TIM) and a concentric pleat formed in a central portion corresponding to a semiconductor chip. Thermal reaction between the media and the package leads as the media and the corrugated flat plate come into contact with each other over a large area The force can be alleviated, and since the contact area is combined in an uneven shape, the interface between the fruit medium and the package lead can be prevented from peeling off, and further, the semiconductor chip can be prevented from being damaged.

플립 칩(Flip chip), 피지에이(PGA), 열응력(Thermal stress), 패키지 리드(Package lid), 히트싱크(Heat sink)Flip chip, PGA, Thermal stress, Package lid, Heat sink

Description

플립 칩 기술을 이용한 피지에이 패키지 { Pin Grid Array package using flip chip technology }Fiji A package using flip chip technology {Pin Grid Array package using flip chip technology}

도 1은 종래의 와이어 본딩 기술을 이용한 피지에이 패키지를 도시한 단면도,1 is a cross-sectional view showing a Fiji package using a conventional wire bonding technology,

도 2는 종래의 플립 칩 기술을 이용한 피지에이 패키지를 도시한 단면도,2 is a cross-sectional view showing a Fiji package using a conventional flip chip technology,

도 3은 본 발명의 일 실시예에 따른 플립 칩 기술을 이용한 피지에이 패키지를 도시한 단면도,3 is a cross-sectional view showing a Fiji A package using a flip chip technology according to an embodiment of the present invention,

도 4a 및 도 4b는 도 3의 패키지 리드의 상부구조와 하부구조를 각각 도시한 사시도이다.4A and 4B are perspective views illustrating a top structure and a bottom structure of the package lid of FIG. 3, respectively.

<도면의 주요 부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10, 110, 210 : 반도체 칩 20, 120, 220 : 회로기판10, 110, 210: semiconductor chip 20, 120, 220: circuit board

22 : 칩 실장부 30 : 본딩 와이어22: chip mounting portion 30: bonding wire

40, 140, 240 : 핀 50 : 금속리드(Metal lid)40, 140, 240: Pin 50: Metal lid

60 : 히트 슬러그(Heat slug)60: heat slug

70, 170, 270 : 히트싱크(Heat sink)70, 170, 270: Heat sink

100, 200, 300 : 피지에이 패키지(PGA package)100, 200, 300: PGA package

130, 230 : 범프(Bump) 132, 232 : 인캡슐런트(Encapsulant)130, 230: Bump 132, 232: Encapsulant

150, 250 : 패키지 리드(Package lid)150, 250: Package lid

152, 252 : 내부공간 160, 260 : 열매개물질(TIM)152, 252: Internal space 160, 260: Fruit medium (TIM)

280 : 상부구조 282 : 중앙부280: superstructure 282: central portion

284 : 스터드 홀(Stud hole) 286 : 평판284 stud hole 286 flat plate

290 : 하부구조 292 : 격벽290 Substructure 292 Bulkhead

294 : 스터드(Stud)294 Stud

본 발명은 플립 칩(Flip chip) 기술을 이용한 피지에이(PGA ; Pin Grid Array) 패키지에 관한 것이며, 더욱 구체적으로는 패키지 리드(Package lid)와 반도체 칩 사이에 개재되는 열매개물질(TIM ; Thermal Interface Material)로 경화성 에폭시(Epoxy)와 같은 물질이 사용됨에 따라 열매개물질(TIM)과 패키지 리드 사이의 열팽창 계수(CTE)의 값이 상이하여 열응력(Thermal stress)이 발생되는 것을 방지하기 위한 피지에이 패키지의 구조 개선에 관한 것이다.The present invention relates to a pin grid array (PGA) package using flip chip technology, and more particularly, to a thermal medium (TIM) interposed between a package lid and a semiconductor chip. As a material such as curable epoxy is used as the interface material, the thermal expansion coefficient (CTE) between the TIM and the package lead is different so as to prevent thermal stress from occurring. Fiji is about improving the structure of this package.

컴퓨터의 중앙처리장치(CPU ; Central Processing Unit)에 적용되는 피지에이 패키지는 크게 와이어 본딩(Wire bonding) 기술을 이용한 구조와 플립 칩(Flip chip) 기술을 이용한 구조로 구분될 수 있다.The Fiji A package applied to a central processing unit (CPU) of a computer may be classified into a structure using a wire bonding technique and a structure using a flip chip technique.

워크 스테이션(Work station) 등에서 사용되는 중앙처리장치는 고전력(High power)을 이용하기 때문에 반도체 칩과 같은 소자(Device)에서 발생하는 열을 효율 적으로 제거하는 것이 매우 중요하다.Since the central processing unit used in the work station uses high power, it is very important to efficiently remove heat generated from devices such as semiconductor chips.

기존에는 와이어 본딩 기술을 이용한 피지에이 패키지가 적용되었으나, 최근에 중앙처리장치(CPU)의 동작 주파수(Operating frequency)가 높아짐에 따라 플립 칩 기술을 이용한 피지에이 패키지로 전환되고 있는 추세이며, 피지에이 패키지의 회로기판(Circuit board)이 세라믹(Ceramic)으로 구성되기 때문에 씨피지에이(CPGA ; Ceramic Pin Grid Array) 패키지라고도 한다.Conventionally, the Fiji A package using the wire bonding technology has been applied, but as the operating frequency of the central processing unit (CPU) has increased recently, it has been converted to the Fiji A package using the flip chip technology. It is also called CPGA (Ceramic Pin Grid Array) package because the circuit board of the package is made of ceramic.

도 1은 기존의 와이어 본딩 기술을 이용한 피지에이 패키지를 도시한 단면도이며, 도 1을 참고로 하여 기존의 피지에이 패키지(100) 구조를 간략하게 설명하면 다음과 같다.FIG. 1 is a cross-sectional view illustrating a Fiji package using a conventional wire bonding technology. Referring to FIG. 1, the structure of the conventional Fiji package 100 will be described briefly as follows.

기존의 피지에이 패키지(100)는 회로기판(20)의 상면에 요홈으로 형성된 칩 실장부(22) 위로 반도체 칩(10)이 실장된 후 본딩 와이어(30)를 통해 회로기판에 전기적으로 연결되고, 회로기판(30)의 상면 외곽을 따라 격자형으로 돌출된 핀(40 ; Pin)들이 형성된 것을 특징으로 한다.The conventional Fiji A package 100 is electrically connected to the circuit board through the bonding wire 30 after the semiconductor chip 10 is mounted on the chip mounting portion 22 formed as a groove on the upper surface of the circuit board 20. The pins 40 are formed to protrude in a lattice form along the upper surface of the circuit board 30.

반도체 칩(10)이 실장된 회로기판(20)의 칩 실장부(22)는 금속리드(50 ; Metal lid)와 같은 덮개로 밀봉되며, 회로기판(20)의 상면을 아래로 하여 핀(40)들을 외부접속단자(Outer connector)로 이용한다. 또한, 회로기판의 하면이 위로 향한 상태에서 히트 슬러그(60 ; Heat slug)와 히트싱크(70 ; Heat sink)가 결합되어 있다.The chip mounting portion 22 of the circuit board 20 on which the semiconductor chip 10 is mounted is sealed with a cover such as a metal lid 50, and the pin 40 is placed on the top surface of the circuit board 20 with the top face down. ) Are used as outer connector. In addition, the heat slug 60 and the heat sink 70 are coupled with the bottom surface of the circuit board facing upward.

이와 같은 기존의 피지에이 패키지는 반도체 칩에서 발생하는 열이 히트 슬러그와 히트싱크를 통해 외부로 방출될 수 있으며, 본딩 와이어를 통해 반도체 칩 이 회로기판에 전기적으로 연결되므로 제조공정이 간단하고 제조비용이 낮은 이점이 있다. 그러나, 전술한 바와 같이 동작 주파수가 높아짐에 따라 본딩 와이어를 통한 전기적 신호의 전송 속도가 상대적으로 느려지는 단점을 가져올 수 있다.In the conventional Fiji A package, heat generated from the semiconductor chip can be released to the outside through the heat slug and the heat sink, and the manufacturing process is simple and the manufacturing cost is because the semiconductor chip is electrically connected to the circuit board through the bonding wire. This has a low advantage. However, as described above, as the operating frequency increases, the transmission speed of the electrical signal through the bonding wire may be relatively slow.

도 2는 종래의 플립 칩 기술을 이용한 피지에이 패키지를 도시한 단면도이며, 도 2를 참고로 하여 종래의 피지에이 패키지(200)의 구조를 간략히 설명하면 다음과 같다.FIG. 2 is a cross-sectional view illustrating a Fiji A package using a conventional flip chip technology. Referring to FIG. 2, the structure of the conventional Fiji A package 200 will be briefly described as follows.

종래의 피지에이 패키지(200)는 회로기판(120)의 상면 중앙에 범프(130)들이 구비된 반도체 칩(110)이 플립 칩 기술을 이용하여 실장된 후 범프(130)들이 본딩된 반도체 칩(110)과 회로기판(120) 사이가 인캡슐런트(132 ; Encapsulant)와 같은 수지로 밀봉되어 회로기판(120)에 전기적으로 연결되고, 회로기판(130)의 하면 외곽을 따라 격자형으로 돌출된 핀(140)들에 연결된 것을 특징으로 한다.In the conventional Fiji A package 200, a semiconductor chip 110 in which bumps 130 are provided in a center of an upper surface of a circuit board 120 is mounted using flip chip technology, and then bumps 130 are bonded to a semiconductor chip ( Between the circuit board 110 and the circuit board 120 is sealed with a resin such as an encapsulant (132; Encapsulant) is electrically connected to the circuit board 120, protruding in a lattice shape along the outer surface of the lower surface of the circuit board 130 It is characterized in that connected to the pins (140).

반도체 칩(110)이 실장된 영역을 내부공간(152)으로 하여 패키지 리드(150)가 회로기판(130)의 상면을 밀봉하며, 패키지 리드(150) 위로 히트싱크(170 ; Heat sink)가 형성되어 있다. 또한, 반도체 칩(110)과 패키지 리드(150) 사이에는 반도체 칩(110)에서 발생하는 열을 히트싱크를 통해 외부로 전달할 수 있도록 열매개물질(160 ; TIM)이 개재되어 있다.The package lead 150 seals the upper surface of the circuit board 130 using the region where the semiconductor chip 110 is mounted as the inner space 152, and a heat sink 170 is formed on the package lead 150. It is. In addition, between the semiconductor chip 110 and the package lead 150, a heat transfer material 160 (TIM) is interposed to transfer heat generated from the semiconductor chip 110 to the outside through a heat sink.

이와 같은 구조의 피지에이 패키지에서 열매개물질(TIM)은 반도체 칩에서 발생되는 열을 패키지 리드를 거쳐 히트싱크로 전달하며, 그리스(Grease), 패드(Pad) 및 경화성 에폭시(Epoxy) 형태로 구분될 수 있다.In the Fiji A package of this structure, the TIM transfers heat generated from the semiconductor chip to the heat sink through the package lead, and is divided into grease, pad, and curable epoxy. Can be.

그리스 형태의 열매개물질은 겔(Gel)과 같은 상태로 공급되며, 패드 형태의 열매개물질은 테이프 형태로 공급되고, 경화성 에폭시 형태의 열매개물질은 겔과 같은 상태로 공급된 후 경화되는 것을 특징으로 한다. 패키지 리드는 알루미늄 (Al), 구리(Cu) 등과 같이 열전도율이 좋은 재질로 형성되는 것이 일반적이다.The grease-based fruit medium is supplied in a gel-like state, the pad-like fruit medium is supplied in a tape form, and the curable epoxy-type fruit medium is supplied in a gel-like state and then cured. It features. The package lead is generally formed of a material having good thermal conductivity such as aluminum (Al), copper (Cu), or the like.

반도체 칩에서 발생하는 열이 80Ｗ 이상의 고전력인 경우에는 상대적으로 열전도율이 좋은 경화성 에폭시 형태의 열매개물질이 사용될 수 있지만, 경화성 에폭시 형태의 열매개물질(TIM)과 패키지 리드의 열팽창 계수(CTE) 값이 상이하기 때문에 이들 사이에 열응력(Thermal stress)이 발생하게 된다.If the heat generated from the semiconductor chip is high power of 80 전력 or more, the thermally conductive material in the form of a curable epoxy having good thermal conductivity may be used, but the thermal expansion coefficient (CTE) value of the curable epoxy type in the fruit material (TIM) and the package lead Because of this difference, thermal stress occurs between them.

이처럼 플립 칩 기술을 이용한 피지에이 패키지에서 열매개물질과 반도체 칩 및 패키지 리드 사이에 열응력이 발생하는 경우, 패키지 리드와 열매개물질 사이 또는 반도체 칩과 열매개물질 사이의 계면이 박리될 수 있고, 결국 반도체 칩의 열 방출 효율이 크게 저하됨으로써 반도체 칩의 기능이 저하될 수 있다.As described above, when thermal stress is generated between the fruit medium and the semiconductor chip and the package lead in the Fiji package using flip chip technology, the interface between the package lead and the fruit medium or between the semiconductor chip and the fruit material may be peeled off. As a result, the heat dissipation efficiency of the semiconductor chip is greatly reduced, so that the function of the semiconductor chip may be reduced.

본 발명의 목적은 경화성 에폭시 형태의 열매개물질(TIM)이 사용되는 경우 열매개물질과 패키지 리드 사이의 계면이 박리되어 열방출 효율이 저하되는 것을 방지할 수 있는 플립 칩(Flip chip) 기술을 이용한 피지에이 패키지(PGA package)를 제공하는 것이다.An object of the present invention is to provide a flip chip technology that can prevent the interface between the fruit medium and the package lead to peel off when the curable epoxy type TIM is used. It is to provide the used PGA package.

본 발명의 다른 목적은 열매개물질과 직접 접촉되는 패키지 리드의 일부분에 동심원 형상의 주름을 형성한 것을 특징으로 하는 패키지 리드를 제공하는 것이다.Another object of the present invention is to provide a package lead characterized in that a concentric corrugation is formed in a portion of the package lead in direct contact with the fruit medium.

이러한 목적들을 달성하기 위하여 본 발명은 범프들이 구비된 반도체 칩과; 반도체 칩이 범프를 통하여 상면에 실장되고, 범프와 전기적으로 연결되는 핀들이 하면에 형성된 회로기판과; 회로기판의 상면 외곽에서 수직으로 형성된 격벽들과, 격벽들을 통해 회로기판과 이격된 박형의 평판, 및 평판의 일정 지점에서 돌출되어 나사산이 구비된 스터드,를 포함하는 패키지 리드와; 패키지 리드의 스터드에 결합되는 히트싱크; 및 패키지 리드와 반도체 칩 사이에 개재되어 반도체 칩에서 발생되는 열을 히트싱크로 전달하는 열매개물질(TIM);을 포함하는 플립 칩 기술을 이용한 피지에이 패키지에 있어서, 패키지 리드는 반도체 칩에 대응되는 평판의 중심부분에 동심원 형상의 주름이 형성된 것을 특징으로 하는 플립 칩 기술을 이용한 피지에이 패키지를 제공한다.In order to achieve these objects, the present invention provides a semiconductor chip including bumps; A circuit board on which a semiconductor chip is mounted on an upper surface through bumps, and pins electrically connected to the bumps are formed on the lower surface; Package leads including barrier ribs formed vertically on the upper surface of the circuit board, a thin plate spaced apart from the circuit board through the barrier ribs, and studs protruding from a predetermined point of the plate; A heat sink coupled to the studs of the package leads; And a heat transfer material (TIM) interposed between the package lead and the semiconductor chip to transfer heat generated from the semiconductor chip to a heat sink, wherein the package lead corresponds to the semiconductor chip. Provided is a Fiji A package using flip chip technology characterized in that the concentric wrinkles formed in the central portion of the plate.

본 발명에 따른 플립 칩 기술을 이용한 피지에이 패키지에서 패키지 리드는 스터드들이 돌출되어 있으며, 격벽을 이루는 하부구조와; 스터드들이 관통하는 홀이 형성되고, 동심원 형상의 주름이 중앙에 형성된 평판을 이루는 상부구조;를 포함하는 것을 특징으로 한다.The package lead in the Fiji package using the flip chip technology according to the present invention is a stud protruding, the lower structure forming a partition; The upper structure is formed through the studs, the concentric pleats are formed in the center plate is formed in the center; characterized in that it comprises a.

이하 첨부도면을 참고로 하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명에 따른 플립 칩 기술을 이용한 피지에이 패키지(300)를 도시한 단면도이며, 도 4a 및 도 4b는 도 3의 패키지 리드(250)를 상부구조(280)와 하부구조(290)로 나누어 도시한 사시도이다. 도 3 내지 도 4b를 참고로 하여 본 발명에 따른 피지에이 패키지(300)의 구조를 간략히 설명하면 다음과 같다.3 is a cross-sectional view illustrating a Fiji A package 300 using flip chip technology according to the present invention, and FIGS. 4A and 4B illustrate the package lead 250 of FIG. 3 having an upper structure 280 and a lower structure 290. It is a perspective view divided into. Referring to Figures 3 to 4b briefly describe the structure of the Fiji A package 300 according to the present invention.

본 발명의 일 실시예에 따른 피지에이 패키지(300)는 회로기판(220)의 상면 중앙에 범프(230)들이 구비된 반도체 칩(210)이 플립 칩 기술을 이용하여 실장된 후 범프(230)들이 본딩된 반도체 칩(210)과 회로기판(220) 사이가 인캡슐런트(232 ; Encapsulant)와 같은 수지로 밀봉되어 회로기판(220)에 전기적으로 연결되고, 회로기판(230)의 하면 외곽을 따라 격자형으로 돌출된 핀(240)들에 연결된 것을 특징으로 한다.In the Fiji a package 300 according to an embodiment of the present invention, the bump 230 is mounted after the semiconductor chip 210 having the bumps 230 in the center of the upper surface of the circuit board 220 is mounted using flip chip technology. The semiconductor chip 210 and the circuit board 220 bonded to each other are sealed with a resin such as an encapsulant (232) and electrically connected to the circuit board 220. It is characterized in that connected to the pins 240 protruding in a grid.

반도체 칩(210)이 실장된 영역을 내부공간(252)으로 하여 패키지 리드(250)가 회로기판(230)의 상면을 밀봉하며, 패키지 리드(250) 위로 히트싱크(270)가 형성되어 있다. 또한, 반도체 칩(210)과 패키지 리드(250) 사이에는 반도체 칩(210)에서 발생하는 열을 전달할 수 있도록 열매개물질(260 ; TIM ; Thermal Interface Material)이 개재되어 있다.The package lead 250 seals the upper surface of the circuit board 230 using the region where the semiconductor chip 210 is mounted as the internal space 252, and a heat sink 270 is formed on the package lead 250. In addition, between the semiconductor chip 210 and the package lead 250, a thermal interface material (TIM) is disposed to transfer heat generated from the semiconductor chip 210.

이때, 패키지 리드(250)는 종래와는 달리 반도체 칩(210)에 대응되는 부분에서 동심원 형상으로 주름진 중앙부(282)가 구비된 평판(286)을 포함하는 것을 특징으로 한다.At this time, the package lead 250 is characterized in that it comprises a flat plate 286 having a central portion 282 corrugated in a concentric shape in a portion corresponding to the semiconductor chip 210, unlike the prior art.

동심원 형상으로 주름진 중앙부(282)에 열경화성 에폭시 형태의 열매개물질이 접촉되기 때문에 열경화성 에폭시 형태의 열매개물질과 패키지 리드 중앙부 (282) 사이의 열팽창 계수(CTE ; Coefficient of Thermal Expansion) 차이에 의해 비롯되는 전단응력(Shear stress)을 완화시킬 수 있다. 따라서, 본 발명에 따른 패키지 리드를 적용한 피지에이 패키지가 온도순환시험을 거치면서 열응력이 발생되는 경우에도 이를 완화시킬 수 있고 계면의 박리를 방지할 수 있다.Due to the contact of the thermosetting epoxy in the form of a thermosetting epoxy in the concentric corrugated central portion 282, the thermal expansion coefficient (CTE) is caused by the difference in the coefficient of thermal expansion (CTE) between the package opening and the central portion of the package lid. This can alleviate shear stress. Therefore, even when a thermal stress is generated while the Fiji package to which the package lead according to the present invention is subjected to a temperature cycling test can be alleviated and the peeling of the interface can be prevented.

이와 같이 반도체 칩에 대응되는 평판의 중앙부에 동심원 형상의 주름을 형성함으로써 패키지 리드와 열매개물질 사이의 계면 박리를 방지할 수 있다.As such, by forming concentric pleats in the central portion of the flat plate corresponding to the semiconductor chip, the interface peeling between the package lead and the fruit opening material can be prevented.

이때, 패키지 리드(250)는 도 4a 및 도 4b에 도시된 것처럼 분리되어 형성되는 것이 바람직하다. 즉, 본 발명에 따른 패키지 리드(250)는 반도체 칩에 대응되는 중앙부(282)에 동심원의 주름이 형성된 박형의 평판(286)으로 구성되는 상부구조(280)와, 평판(286)을 지지하며 격벽(292)을 구성하는 하부구조(290)를 포함하고 각각 분리될 수 있는 것이 바람직하다.At this time, the package lead 250 is preferably formed separately as shown in Figures 4a and 4b. That is, the package lead 250 according to the present invention supports the upper structure 280 and the flat plate 286 which is composed of a thin flat plate 286 having concentric corrugations formed at the central portion 282 corresponding to the semiconductor chip. It is preferable to include the substructures 290 constituting the partition 292 and to be separated from each other.

이와 같은 경우, 스터드(294 ; Stud)는 종래와는 달리 하부구조에 형성되어야 하며, 평판(286)에는 스터드가 관통될 수 있는 스터드 홀(284 ; Stud hole)들이 형성되어야 한다. 종래의 패키지 리드(도 2의 150)와는 달리, 평판의 두께가 얇아짐에 따라 스터드를 지지하기 위하여 격벽의 두께가 넓어진 것을 특징으로 한다.In this case, the stud 294 must be formed in the substructure unlike the prior art, and the flat plate 286 should be formed with stud holes 284 through which the stud can pass. Unlike the conventional package lead (150 in FIG. 2), as the thickness of the flat plate becomes thinner, the thickness of the partition wall is increased to support the stud.

또한, 패키지 리드의 평판은 하부면에서 경화성 에폭시 형태의 열매개물질이 접촉되기 때문에 주름 형상에 맞게 채워지게 되며, 상부면에서는 고형의 히트싱크가 접촉되기 때문에 주름 형상의 평판과 히트싱크 사이에 공간(Gap)이 형성된다. 따라서, 평판과 히트싱크 사이의 공간을 메우기 위하여 그리스(262 ; Grease)와 같은 열매개물질을 채우는 것이 바람직하다.In addition, the flat plate of the package lid is filled with a corrugated shape because the fruit medium in the form of a curable epoxy is in contact with the bottom surface, and the space between the corrugated plate and the heat sink is contacted with the solid heat sink at the upper surface. Gap is formed. Therefore, it is desirable to fill a fruit medium such as grease 262 to fill the space between the plate and the heat sink.

본 발명에 따른 플립 칩 기술을 이용한 피지에이 패키지는 동작 주파수가 높은 중앙처리장치에 사용되는 것이며, 반도체 칩과 패키지 리드 사이에 열전도율이 좋은 열경화성 에폭시 형태의 열매개물질(TIM)이 사용되고, 반도체 칩에 대응되는 중앙부에 동심원 형태의 주름이 형성된 박형의 평판을 포함하는 패키지 리드를 포함하는 것을 특징으로 하며, 이에 따라 열매개물질과 주름진 형상의 평판이 넓은 면적에서 접촉됨에 따라 열매개물질과 패키지 리드 사이에서 발생되는 열응력을 완화시킬 수 있으며, 접촉 면적이 요철 형상으로 결합되기 때문에 열매개물질과 패키지 리드 사이의 계면이 박리되는 것을 방지할 수 있고, 나아가 반도체 칩이 손상되어 반도체 칩의 기능이 저하되는 것을 방지할 수 있다.The Fiji A package using the flip chip technology according to the present invention is used in a central processing unit having a high operating frequency, and a heat transfer material (TIM) in the form of a thermosetting epoxy having good thermal conductivity is used between the semiconductor chip and the package lead. It characterized in that it comprises a package lead including a thin plate having a concentric corrugated wrinkles in the central portion corresponding to the, according to the contact between the fruit medium and the corrugated flat plate in a large area The thermal stress generated between them can be alleviated, and since the contact area is combined in an uneven shape, the interface between the fruit medium and the package lead can be prevented from being peeled off. The fall can be prevented.

Claims (3)

범프들이 구비된 반도체 칩;A semiconductor chip having bumps; 상기 반도체 칩이 상기 범프를 통하여 상면에 실장되고, 상기 범프와 전기적으로 연결되는 핀들이 하면에 형성된 회로기판;A circuit board on which the semiconductor chip is mounted on an upper surface through the bumps, and pins electrically connected to the bumps are formed on a lower surface of the semiconductor chip; 상기 회로기판의 상면 외곽에서 수직으로 형성된 격벽들과, 상기 격벽들을 통해 상기 회로기판과 이격된 박형의 평판, 및 상기 평판의 일정 지점에 돌출되어 나사산이 구비된 스터드,를 포함하는 패키지 리드;Package leads including partitions vertically formed at an outer surface of the upper surface of the circuit board, a thin plate spaced apart from the circuit board through the partition walls, and studs protruding at a predetermined point of the plate; 상기 패키지 리드의 스터드에 결합되는 히트싱크; 및A heat sink coupled to the stud of the package lead; And 상기 패키지 리드와 상기 반도체 칩 사이에 개재되어 상기 반도체 칩에서 발생되는 열을 상기 히트싱크로 전달하는 열매개물질(TIM);A heating medium (TIM) interposed between the package lead and the semiconductor chip to transfer heat generated from the semiconductor chip to the heat sink; 을 포함하는 플립 칩 기술을 이용한 피지에이 패키지에 있어서,In the Fiji package using a flip chip technology comprising: 상기 패키지 리드는 상기 반도체 칩에 대응되는 평판의 중심부분에 동심원 형상의 주름이 형성된 것을 특징으로 하는 플립 칩 기술을 이용한 피지에이 패키지.The package lead is a Fiji package using flip chip technology, characterized in that the concentric wrinkles formed in the central portion of the flat plate corresponding to the semiconductor chip. 제 1 항에 있어서, 상기 패키지 리드는The method of claim 1, wherein the package lead 상기 스터드들이 돌출되어 있으며, 상기 격벽을 이루는 하부구조와;A lower structure protruding the studs and forming the partition wall; 상기 스터드들이 관통하는 홀이 형성되고, 상기 동심원 형상의 주름이 중앙에 형성된 평판을 이루는 상부구조;An upper structure having a hole through which the studs are formed, and forming a flat plate having a central concentric pleat; 를 포함하는 것을 특징으로 하는 플립 칩 기술을 이용한 피지에이 패키지.Fiji package using flip chip technology comprising a. 제 1 항에 있어서, 상기 반도체 칩과 상기 패키지 리드 사이에 개재되는 열매개물질은 경화성 에폭시(Epoxy)인 것을 특징으로 하는 플립 칩 기술을 이용한 피지에이 패키지.The fiji package using flip chip technology according to claim 1, wherein the fruit medium interposed between the semiconductor chip and the package lead is curable epoxy.
KR1020000000454A 2000-01-06 2000-01-06 Pin Grid Array package using flip chip technology KR100565962B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000000454A KR100565962B1 (en) 2000-01-06 2000-01-06 Pin Grid Array package using flip chip technology

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000000454A KR100565962B1 (en) 2000-01-06 2000-01-06 Pin Grid Array package using flip chip technology

Publications (2)

Publication Number Publication Date
KR20010068505A KR20010068505A (en) 2001-07-23
KR100565962B1 true KR100565962B1 (en) 2006-03-30

Family

ID=19636694

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000000454A KR100565962B1 (en) 2000-01-06 2000-01-06 Pin Grid Array package using flip chip technology

Country Status (1)

Country Link
KR (1) KR100565962B1 (en)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100442695B1 (en) * 2001-09-10 2004-08-02 삼성전자주식회사 Method for manufacturing flip chip package devices with heat spreaders
KR100982102B1 (en) * 2008-06-10 2010-09-13 콘티넨탈 오토모티브 시스템 주식회사 Electric device package apparatus
KR102031731B1 (en) 2012-12-18 2019-10-14 삼성전자주식회사 Semiconductor package and method of manufacturing the same
KR102178826B1 (en) 2013-04-05 2020-11-13 삼성전자 주식회사 Semiconductor package having heat spreader and method of forming the same
KR102131268B1 (en) * 2018-05-15 2020-07-08 주식회사 네패스 Semiconductor Package
KR102036762B1 (en) 2018-05-15 2019-10-28 주식회사 네패스 Semiconductor Package

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06268122A (en) * 1993-03-12 1994-09-22 Hitachi Ltd Semiconductor device
JPH10200021A (en) * 1996-12-30 1998-07-31 Lg Semicon Co Ltd Bottom lead semiconductor package
JPH1174431A (en) * 1997-06-05 1999-03-16 Lsi Logic Corp Semiconductor die having groove for attaching flip-chip heat sink
US5909056A (en) * 1997-06-03 1999-06-01 Lsi Logic Corporation High performance heat spreader for flip chip packages
KR19990067623A (en) * 1995-11-28 1999-08-25 가나이 쓰도무 Semiconductor device, manufacturing method and mounting board

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06268122A (en) * 1993-03-12 1994-09-22 Hitachi Ltd Semiconductor device
KR19990067623A (en) * 1995-11-28 1999-08-25 가나이 쓰도무 Semiconductor device, manufacturing method and mounting board
JPH10200021A (en) * 1996-12-30 1998-07-31 Lg Semicon Co Ltd Bottom lead semiconductor package
US5909056A (en) * 1997-06-03 1999-06-01 Lsi Logic Corporation High performance heat spreader for flip chip packages
JPH1174431A (en) * 1997-06-05 1999-03-16 Lsi Logic Corp Semiconductor die having groove for attaching flip-chip heat sink

Also Published As

Publication number Publication date
KR20010068505A (en) 2001-07-23

Similar Documents

Publication Publication Date Title
US6143590A (en) Multi-chip semiconductor device and method of producing the same
US6201300B1 (en) Printed circuit board with thermal conductive structure
US5990550A (en) Integrated circuit device cooling structure
US7190585B2 (en) Thermal heat spreaders designed for lower cost manufacturability, lower mass and increased thermal performance
US5880524A (en) Heat pipe lid for electronic packages
US5710459A (en) Integrated circuit package provided with multiple heat-conducting paths for enhancing heat dissipation and wrapping around cap for improving integrity and reliability
EP1493186B1 (en) Heat spreader with down set leg attachment feature
US5646828A (en) Thin packaging of multi-chip modules with enhanced thermal/power management
KR970005712B1 (en) High heat sink package
KR100632459B1 (en) Heat-dissipating semiconductor package and manufacturing method
US4827376A (en) Heat dissipating interconnect tape for use in tape automated bonding
US6429513B1 (en) Active heat sink for cooling a semiconductor chip
KR100269528B1 (en) High performance, low cost multi-chip module package
US20120049341A1 (en) Semiconductor Package Structures Having Liquid Cooler Integrated with First Level Chip Package Modules
US20050199998A1 (en) Semiconductor package with heat sink and method for fabricating the same and stiffener
EP3792969B1 (en) Semiconductor package having liquid-cooling lid
CN213752684U (en) Stacked silicon package with vertical thermal management
US6032355A (en) Method of forming thermal conductive structure on printed circuit board
US20120168936A1 (en) Multi-chip stack package structure and fabrication method thereof
US20090273077A1 (en) Multi-lid semiconductor package
KR100565962B1 (en) Pin Grid Array package using flip chip technology
US7151308B2 (en) Semiconductor chip package
US20050035444A1 (en) Multi-chip package device with heat sink and fabrication method thereof
CN218827096U (en) Packaging structure
JP2000174186A (en) Semiconductor device and method for mounting the same

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100315

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee