KR100564588B1 - Multi-Threshold voltage CMOS semiconductor integrated circuit including floating prevention circuit - Google Patents

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Abstract

MTCMOS(Multi-Threshold voltage CMOS)가 적용된 논리회로와 MTCMOS가 적용되지 않은 논리회로가 하나의 칩에 함께 사용되더라도 과도한 단락회로 전류가 발생되지 않는 반도체 집적회로가 개시된다. 상기 반도체 집적회로는, 낮은 제1문턱전압을 갖는 트랜지스터들과 상기 제1문턱전압보다 높은 제2문턱전압을 갖는 트랜지스터들로 구성되며, 정상모드(normal mode)시에만 동작하고 정지모드(sleep mode)시에는 동작하지 않는 제1논리회로, 상기 제1문턱전압을 갖는 트랜지스터들로만 구성되며, 상기 정상모드와 상기 정지모드에서 항상 동작하는 제2논리회로, 및 상기 정지모드에서 상기 제1논리회로와 상기 제2논리회로 사이에 플로우팅 노드가 발생되는 것을 방지하기 위해 상기 제1논리회로와 상기 제2논리회로 사이에 연결되는 플로우팅 방지회로를 구비하는 것을 특징으로 한다. 상기 플로우팅 방지회로는, 인에이블 신호의 활성화에 응답하여 상기 제1논리회로의 출력신호를 받아 버퍼링하여 상기 제2논리회로로 출력하는 콘트롤드 버퍼, 및 상기 콘트롤드 버퍼의 출력단과 상기 제2논리회로의 입력단 사이에 연결되고 상기 콘트롤드 버퍼의 출력신호를 홀딩시키는 버스홀더(busholder)를 구비한다.Disclosed is a semiconductor integrated circuit in which excessive short circuit current does not occur even when a logic circuit to which multi-threshold voltage CMOS (MTCMOS) and a logic circuit to which MTCMOS is not applied are used together on a single chip. The semiconductor integrated circuit includes transistors having a low first threshold voltage and transistors having a second threshold voltage higher than the first threshold voltage, and operates only in a normal mode and sleep mode. A second logic circuit which is configured only with transistors having the first threshold voltage, and which always operates in the normal mode and the stop mode, and the first logic circuit in the stop mode. And a floating prevention circuit connected between the first logic circuit and the second logic circuit to prevent a floating node from being generated between the second logic circuit. The floating prevention circuit may include a controlled buffer receiving and buffering an output signal of the first logic circuit in response to activation of an enable signal, and outputting the buffered output signal to the second logic circuit, and an output terminal and the second terminal of the controlled buffer. And a busholder connected between inputs of a logic circuit and holding an output signal of the controlled buffer.

Description

플로우팅 방지회로를 구비하는 ＭＴＣＭＯＳ 반도체 집적회로{Multi-Threshold voltage CMOS semiconductor integrated circuit including floating prevention circuit}Multi-Threshold Voltage CMOS Semiconductor Integrated Circuit Including Floating Prevention Circuit

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 MTCMOS 구조를 나타내는 회로도이다.1 is a circuit diagram showing an MTCMOS structure.

도 2는 MTCMOS가 적용된 논리회로와 MTCMOS가 적용되지 않은 논리회로가 하나의 칩에 함께 사용되는 경우를 나타내는 회로도이다.2 is a circuit diagram illustrating a case where a logic circuit to which MTCMOS is applied and a logic circuit to which MTCMOS is not applied are used together in one chip.

도 3은 본 발명의 일실시예에 따른 반도체 집적회로를 나타내는 회로도이다.3 is a circuit diagram illustrating a semiconductor integrated circuit in accordance with an embodiment of the present invention.

도 4는 도 3에 도시된 각 신호들의 타이밍도이다.4 is a timing diagram of each signal shown in FIG. 3.

본 발명은 반도체 집적회로에 관한 것으로, 특히 플로우팅 방지회로를 구비하는 MTCMOS(Multi-Threshold voltage CMOS) 반도체 집적회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly, to a multi-threshold voltage CMOS (MTCMOS) semiconductor integrated circuit having a floating prevention circuit.

MTCMOS는 기존의 낮은 문턱전압을 갖는 CMOS 논리게이트의 누설 패쓰(leakage path)에 높은 문턱전압을 갖는 트랜지스터들을 추가한 것으로 도 1에 도시된 바와 같은 구조를 갖는다. 도 1에서 피모스 트랜지스터들(Q3,Q4)과 엔모스 트랜지스터들(Q5,Q6)는 기존의 낮은 제1문턱전압을 갖는 트랜지스터들이고 피모스 트랜지스터(Q1)과 엔모스 트랜지스터(Q2)는 제1문턱전압보다 높은 제2문턱전압을 갖는 트랜지스터들이다. 이와 같이 두 가지 서로 다른 문턱전압을 갖는 모스 트랜지스터들을 사용하기 때문에 MTCMOS(Multi-Threshold voltage CMOS)라고 부른다.MTCMOS adds transistors having a high threshold voltage to a leakage path of a conventional CMOS logic gate having a low threshold voltage and has a structure as shown in FIG. 1. In FIG. 1, the PMOS transistors Q3 and Q4 and the NMOS transistors Q5 and Q6 are conventional transistors having a low first threshold voltage, and the PMOS transistor Q1 and the NMOS transistor Q2 are the first. The transistors have a second threshold voltage higher than the threshold voltage. As such, since MOS transistors having two different threshold voltages are used, they are called MTCMOS (Multi-Threshold voltage CMOS).

도 1에 도시된 회로는 정상동작 모드(normal operation mode)시에는 제어신호(SC)가 논리"로우"가 되어 트랜지스터들(Q1,Q2)이 턴온된다. 그리고 가상접지(virtual ground)(VGND)와 가상 전원전압(VVDD) 사이에 연결되는 트랜지스터들(Q3-Q6)이 낮은 문턱전압을 갖기 때문에 상기 회로는 빠른 동작속도를 갖게 된다. 회로의 동작이 필요없는 정지모드(sleep mode)시에는 제어신호(SC)가 논리"하이"가 되어 트랜지스터들(Q1,Q2)이 턴오프되고 이에 따라 누설전류가 크게 감소된다.In the circuit shown in FIG. 1, the transistors Q1 and Q2 are turned on because the control signal SC is logic " low " in the normal operation mode. Since the transistors Q3-Q6 connected between the virtual ground VGND and the virtual power supply voltage VVDD have a low threshold voltage, the circuit has a high operating speed. In the sleep mode in which the operation of the circuit is not necessary, the control signal SC becomes a logic " high " so that the transistors Q1 and Q2 are turned off and thus the leakage current is greatly reduced.

그런데, 도 2에 도시된 바와 같이 MTCMOS가 적용된 논리회로(21)와 MTCMOS가 적용되지 않은 논리회로(23)가 하나의 칩에 함께 사용될 경우, 이 두 논리회로(21,23) 간의 인터페이스에 즉 MTCMOS가 적용된 논리회로(21)의 출력단에 플로우팅 노드(floating node)가 발생된다. 즉 정지모드시에 제어신호(SC)의 반전신호(/SC)가 논리"로우"가 되어 트랜지스터(Q7)가 턴오프되며 이에 따라 논리회로(21)의 출력단이 플로우팅된다. 이로 인하여 의도하지 않은 과도한 단락회로 전류(short circuit current)(Is)가 논리회로(23)에서 발생된다.However, as shown in FIG. 2, when the logic circuit 21 to which the MTCMOS is applied and the logic circuit 23 to which the MTCMOS is not applied are used together in one chip, the interface between the two logic circuits 21 and 23 is used. A floating node is generated at an output terminal of the logic circuit 21 to which the MTCMOS is applied. That is, in the stop mode, the inversion signal / SC of the control signal SC becomes a logic " low " so that the transistor Q7 is turned off, thereby floating the output terminal of the logic circuit 21. This causes unintended excessive short circuit current Is to occur in logic circuit 23.

따라서 본 발명이 이루고자하는 기술적 과제는, MTCMOS가 적용된 논리회로와 MTCMOS가 적용되지 않은 논리회로가 하나의 칩에 함께 사용되더라도 과도한 단락회로 전류가 발생되지 않는 반도체 집적회로를 제공하는 데 있다. Accordingly, an object of the present invention is to provide a semiconductor integrated circuit in which excessive short circuit current does not occur even when a logic circuit with MTCMOS and a logic circuit without MTCMOS are used together in one chip.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 집적회로는, 낮은 제1문턱전압을 갖는 트랜지스터들과 상기 제1문턱전압보다 높은 제2문턱전압을 갖는 트랜지스터들로 구성되며, 정상모드(normal mode)시에만 동작하고 정지모드(sleep mode)시에는 동작하지 않는 제1논리회로; 상기 제1문턱전압을 갖는 트랜지스터들로만 구성되며, 상기 정상모드와 상기 정지모드에서 항상 동작하는 제2논리회로; 및 상기 정지모드에서 상기 제1논리회로와 상기 제2논리회로 사이에 플로우팅 노드가 발생되는 것을 방지하기 위해 상기 제1논리회로와 상기 제2논리회로 사이에 연결되는 플로우팅 방지회로를 구비하는 것을 특징으로 한다.In accordance with another aspect of the present invention, a semiconductor integrated circuit includes a transistor having a low first threshold voltage and a transistor having a second threshold voltage higher than the first threshold voltage. A first logic circuit that operates only in a time of day) and does not operate in a sleep mode; A second logic circuit composed only of the transistors having the first threshold voltage and always operating in the normal mode and the stop mode; And a floating prevention circuit connected between the first logic circuit and the second logic circuit to prevent a floating node from being generated between the first logic circuit and the second logic circuit in the stop mode. It is characterized by.

바람직한 실시예에 따르면 상기 플로우팅 방지회로는, 인에이블 신호의 활성화에 응답하여 상기 제1논리회로의 출력신호를 받아 버퍼링하여 상기 제2논리회로로 출력하는 콘트롤드 버퍼(controlled buffer); 및 상기 콘트롤드 버퍼의 출력단과 상기 제2논리회로의 입력단 사이에 연결되고 상기 콘트롤드 버퍼의 출력신호를 홀딩시키는 버스홀더(busholder)를 구비한다.According to a preferred embodiment, the floating prevention circuit comprises: a controlled buffer receiving and buffering an output signal of the first logic circuit in response to activation of an enable signal and outputting the buffered signal to the second logic circuit; And a bus holder connected between an output terminal of the controlled buffer and an input terminal of the second logic circuit and holding an output signal of the controlled buffer.

특히 상기 제1논리회로는 상기 정상모드시에는 활성화되고 상기 정지모드시에는 비활성화되는 소정의 제어신호에 의해 제어되고, 상기 인에이블 신호는 상기 제어신호가 비활성화되기 전에 활성화된다.In particular, the first logic circuit is controlled by a predetermined control signal which is activated in the normal mode and deactivated in the stop mode, and the enable signal is activated before the control signal is deactivated.

상기 플로우팅 방지회로는 상기 제2문턱전압을 갖는 트랜지스터들로만 구성 된다.The floating prevention circuit is composed of only transistors having the second threshold voltage.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings illustrating preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 3은 본 발명의 일실시예에 따른 반도체 집적회로를 나타내는 회로도이고 도 4는 도 3에 도시된 각 신호들의 타이밍도이다.3 is a circuit diagram illustrating a semiconductor integrated circuit according to an exemplary embodiment of the present invention, and FIG. 4 is a timing diagram of each signal illustrated in FIG. 3.

도 3을 참조하면, 본 발명의 일실시예에 따른 반도체 집적회로는, MTCMOS가 적용된 제1논리회로(31), MTCMOS가 적용되지 않은 제2논리회로(33), 및 플로우팅 방지회로(35)를 구비한다.Referring to FIG. 3, a semiconductor integrated circuit according to an exemplary embodiment may include a first logic circuit 31 to which MTCMOS is applied, a second logic circuit 33 to which MTCMOS is not applied, and a floating prevention circuit 35. ).

제1논리회로(31)는 낮은 제1문턱전압을 갖는 트랜지스터들(Q8,Q9)와 제1문턱전압보다 높은 제2문턱전압을 갖는 트랜지스터(Q10)로 구성된다. 피모스 트랜지스터(Q8)의 일단은 실제(real) 전원전압(VDD)에 연결되고 엔모스 트랜지스터(Q9)의 일단은 가상접지(VGND)에 연결된다. 엔모스 트랜지스터(Q10)는 가상접지(VGND)와 실제 접지(GND) 사이에 연결된다.The first logic circuit 31 includes transistors Q8 and Q9 having a low first threshold voltage and a transistor Q10 having a second threshold voltage higher than the first threshold voltage. One end of the PMOS transistor Q8 is connected to the real power supply voltage VDD, and one end of the NMOS transistor Q9 is connected to the virtual ground VGND. The NMOS transistor Q10 is connected between the virtual ground VGND and the actual ground GND.

정상 모드(normal mode)시에는 제어신호(SC)가 논리"로우"가 되어 즉 제어신호의 반전신호(/SC)가 논리"하이"가 되어 트랜지스터(Q10)이 턴온되며 이에 따라 제1논리회로(31)는 정상적으로 동작된다. 그런데 정지모드(sleep mode)시에는 제어 신호(SC)가 논리"하이"가 되어 즉 제어신호의 반전신호(/SC)가 논리"로우"가 되어 트랜지스터(Q10)이 턴오프되며 이에 따라 제1논리회로(31)는 동작하지 않는다.In the normal mode, the control signal SC becomes a logic "low", that is, the inversion signal / SC of the control signal becomes a logic "high" so that the transistor Q10 is turned on so that the first logic circuit is turned on. 31 operates normally. In the sleep mode, however, the control signal SC becomes a logic "high", that is, the inversion signal / SC of the control signal becomes a logic "low" and the transistor Q10 is turned off. The logic circuit 31 does not operate.

제2논리회로(33)는 상기 낮은 제1문턱전압을 갖는 트랜지스터들(Q11,Q12)로만 구성되며, 이에 따라 정상모드와 정지모드에서 항상 동작한다. 피모스 트랜지스터(Q11)의 일단은 실제 전원전압(VDD)에 연결되고 엔모스 트랜지스터(Q12)의 일단은 실제 접지(GND)에 연결된다.The second logic circuit 33 is composed of only the transistors Q11 and Q12 having the low first threshold voltage, and thus always operates in the normal mode and the stop mode. One end of the PMOS transistor Q11 is connected to the actual power supply voltage VDD, and one end of the NMOS transistor Q12 is connected to the actual ground GND.

플로우팅 방지회로(35)는 제1논리회로(31)와 제2논리회로(33) 사이에 연결되며 정지모드(sleep mode)에서 제1논리회로(31)와 제2논리회로(33) 사이에 플로우팅 노드가 발생되는 것을 방지한다. 플로우팅 방지회로(35)는, 인에이블 신호(EN)의 활성화에 응답하여 제1논리회로(31)의 출력신호(A)를 받아 버퍼링하여 제2논리회로(33)로 출력하는 콘트롤드 버퍼(controlled buffer)(351), 및 콘트롤드 버퍼(351)의 출력단과 제2논리회로(33)의 입력단 사이에 연결되고 콘트롤드 버퍼(351)의 출력신호를 홀딩시키는 버스홀더(busholder)(353)를 구비한다.The floating prevention circuit 35 is connected between the first logic circuit 31 and the second logic circuit 33 and between the first logic circuit 31 and the second logic circuit 33 in a sleep mode. This prevents the floating node from occurring. The floating prevention circuit 35 receives and buffers the output signal A of the first logic circuit 31 and outputs the buffered output to the second logic circuit 33 in response to the activation of the enable signal EN. (controlled buffer) 351, and the bus holder (353) connected between the output terminal of the controlled buffer 351 and the input terminal of the second logic circuit 33 and holding the output signal of the controlled buffer 351 ).

플로우팅 방지회로(35) 내의 콘트롤드 버퍼(351)와 버스홀더(353)는 상기 높은 제2문턱전압을 갖는 트랜지스터들로만 구성되며 실제(real) 전원전압(VDD)과 실제 접지(GND)에 직접 연결된다.The controlled buffer 351 and the bus holder 353 in the floating prevention circuit 35 consist only of the transistors having the high second threshold voltage and are directly connected to the real power supply voltage VDD and the real ground GND. Connected.

한편 도 4를 참조하면, 제1논리회로(31)를 제어하는 제어신호의 반전신호(/SC)는 정상모드(normal mode)시에는 논리"하이"로 활성화되고 정지모드(sleep mode)시에는 논리"로우"로 비활성화된다. 특히 플로우팅 방지회로(35)를 제어하는 인에이블 신호(EN)는 제어신호의 반전신호(/SC)가 논리"로우"로 비활성화되기 소정시간(t) 전에 논리"하이"로 활성화된다.Meanwhile, referring to FIG. 4, the inversion signal / SC of the control signal for controlling the first logic circuit 31 is activated in logic "high" in the normal mode and in the sleep mode. Deactivated by logic "low". In particular, the enable signal EN for controlling the floating prevention circuit 35 is activated to logic "high" before a predetermined time t before the inversion signal / SC of the control signal is deactivated to logic "low".

다음의 표 1은 플로우팅 방지회로(35) 내의 콘트롤드 버퍼(351)의 동작을 나타내는 진리표(truth table)이다.Table 1 below is a truth table showing the operation of the controlled buffer 351 in the floating prevention circuit 35.

AA ENEN YY XX 1One Hi-ZHi-Z 00 00 00 1One 1One 1One

표 1을 참조하여 콘트롤드 버퍼(351)의 동작을 설명하면, 먼저 인에이블 신호(EN)가 논리"하이"로 활성화된 동안에 제1논리회로(31)의 출력(A)이 플로우팅 상태(X)이면 콘트롤드 버퍼(351)의 출력신호(Y)는 하이 임피던스(high impedence) 상태(Hi-Z)가 된다. 인에이블 신호(EN)가 논리"로우"로 비활성화된 동안에 제1논리회로(31)의 출력신호(A)가 논리"로우"이면 콘트롤드 버퍼의 출력신호(Y)는 논리"로우"가 된다.  Referring to Table 1, the operation of the controlled buffer 351 will be described. First, the output A of the first logic circuit 31 enters the floating state (A) while the enable signal EN is activated to logic "high." X, the output signal Y of the controlled buffer 351 is in a high impedance state Hi-Z. If the output signal A of the first logic circuit 31 is logic "low" while the enable signal EN is deactivated to logic "low", the output signal Y of the controlled buffer becomes logic "low". .

다음에 인에이블 신호(EN)가 논리"하이"로 활성화된 동안에 제1논리회로(31)의 출력신호(A)가 논리"하이"이면 콘트롤드 버퍼의 출력신호(Y)는 논리"하이"가 된다.If the output signal A of the first logic circuit 31 is logic "high" while the enable signal EN is activated to logic "high", the output signal Y of the controlled buffer is logic "high". Becomes

이하 상기 본 발명에 따른 반도체 집적회로가 좀 더 설명된다. 상술한 바와 같이 도 3에서 플로우팅 방지회로(35) 내의 콘트롤드 버퍼(351)와 버스홀더(353)를 구성하는 트랜지스터들 및 제1논리회로(31) 내의 트랜지스터(Q10)는 높은 제2문턱전압을 갖고 그 이외의 트랜지스터들은 낮은 제1문턱전압을 갖는다. 또한 플로우팅 방지회로(35)는 정지모드(sleep mode)에서도 항상 동작해야 하기 때문에 반드시 실제 접지(real ground)(GND)에 연결되어야 한다.
플로우팅 방지회로(35)는 콘트롤드 버퍼(351)와 버스홀더(353)로 구성되는 데, 버스홀더(353)는 최대한 누설전류를 줄이기 위해 최소 크기의 트랜지스터들로 제작되어야 하며, 콘트롤드 버퍼(351)는 뒷단의 부하(loading)를 고려하여 구동능력(driving strength)이 다른 여러 가지 라이브러리 셀(library cell)로 제작되어야 한다.Hereinafter, the semiconductor integrated circuit according to the present invention will be described in more detail. As described above, the transistors constituting the controlled buffer 351 and the bus holder 353 in the floating prevention circuit 35 and the transistor Q10 in the first logic circuit 31 in FIG. 3 have a high second threshold. And other transistors have a low first threshold voltage. In addition, the floating prevention circuit 35 must always be connected to a real ground (GND) because it must always operate in the sleep mode (sleep mode).
The floating prevention circuit 35 is composed of a controlled buffer 351 and a bus holder 353. The bus holder 353 should be made of transistors having a minimum size to reduce leakage current as much as possible. The 351 should be manufactured with various library cells having different driving strengths in consideration of the rear end loading.

삭제delete

제1논리회로(31)는 MTCMOS가 적용된 회로이며 도 4의 타이밍도에서와 같이 제어신호의 반전신호(/SC)가 논리"로우"가 됨에 따라, 가상 접지(VGND)가 플로우팅되고 그 결과 제1논리회로(31)의 출력(A)이 플로우팅 상태가 된다. 그러나, 콘트롤드 버퍼(351)를 제어하는 인에이블 신호(EN)는 정지모드(sleep mode)에서 도 4의 타이밍도에 도시된 바와 같이 논리"하이"가 되기 때문에, 이 인에이블 신호(EN)는 표 1의 진리표에서와 같이 앞에서 발생된 플로우팅 신호를 차단시키는 역할을 한다. 또한 버스홀더(353)에 의해 정지모드 이전의 상태가 유지되므로 제2논리회로(33)에 불필요한 단락회로 전류(short circuit current)(Is)가 흐르지 않게 된다.The first logic circuit 31 is a circuit to which MTCMOS is applied, and as the inverted signal / SC of the control signal becomes a logic "low" as shown in the timing diagram of FIG. 4, the virtual ground VGND is floated and as a result. The output A of the first logic circuit 31 enters the floating state. However, since the enable signal EN controlling the controlled buffer 351 becomes a logic " high " as shown in the timing diagram of FIG. 4 in the sleep mode, this enable signal EN As in the truth table of Table 1 serves to block the floating signal generated earlier. In addition, since the state before the stop mode is maintained by the bus holder 353, unnecessary short circuit current Is does not flow in the second logic circuit 33.

특히 플로우팅 방지회로(35) 제어시 주의할 사항은, 도 4의 타이밍도에서 보듯이 인에이블 신호(EN)는 반전신호(/SC)가 논리"로우"로 비활성화되기 소정시간(t) 전에 논리"하이"로 활성화되어야 한다는 점이다. 왜냐하면, /SC의 비활성화와 EN의 활성화가 거의 동시에 이루어 지거나 또는 /SC의 비활성화보다 EN의 활성화가 다소 늦게 이루어질 경우에는, 이미 플로우팅된 제1논리회로(31)의 출력신호(A)의 잡음(noise)이 뒷단으로 전파될 수 있기 때문이다. In particular, care should be taken when controlling the floating prevention circuit 35. As shown in the timing diagram of FIG. 4, the enable signal EN may be operated before a predetermined time t before the inversion signal / SC is deactivated to a logic “low”. Logic must be active "high". This is because when the deactivation of / SC and EN activation are performed at almost the same time or the activation of EN is performed later than the deactivation of / SC, the noise of the output signal A of the first logic circuit 31 already floated. This is because noise can propagate backwards.

이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and specification above. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 반도체 집적회로는 플로우팅 방지회로를 구비함으로써 MTCMOS가 적용된 논리회로와 MTCMOS가 적용되지 않은 논리회로가 하나의 칩에 함께 사용되더라도 불필요한 단락회로 전류가 발생되지 않는 장점이 있다.As described above, the semiconductor integrated circuit according to the present invention has a floating prevention circuit, so that an unnecessary short circuit current does not occur even when a logic circuit without MTCMOS and a logic circuit without MTCMOS are used together in one chip. have.

Claims (7)

낮은 제1문턱전압을 갖는 트랜지스터들과 상기 제1문턱전압보다 높은 제2문턱전압을 갖는 트랜지스터들로 구성되며, 정상모드시에는 활성화되고 정지모드시에는 비활성화되는 소정의 제어신호에 응답하여 상기 정상모드(normal mode)시에만 동작하고 상기 정지모드(sleep mode)시에는 동작하지 않는 제1논리회로;Comprising transistors having a low first threshold voltage and transistors having a second threshold voltage higher than the first threshold voltage, the normal in response to a predetermined control signal that is activated in the normal mode and deactivated in the stop mode. A first logic circuit that operates only in a normal mode and does not operate in the sleep mode; 상기 제1문턱전압을 갖는 트랜지스터들로만 구성되며, 상기 정상모드와 상기 정지모드에서 항상 동작하는 제2논리회로; 및A second logic circuit composed only of the transistors having the first threshold voltage and always operating in the normal mode and the stop mode; And 상기 정지모드에서 상기 제1논리회로와 상기 제2논리회로 사이에 플로우팅 노드가 발생되는 것을 방지하기 위해 상기 제1논리회로와 상기 제2논리회로 사이에 연결되는 플로우팅 방지회로를 구비하고,And a floating prevention circuit connected between the first logic circuit and the second logic circuit to prevent a floating node from occurring between the first logic circuit and the second logic circuit in the stop mode. 상기 플로우팅 방지회로는, 인에이블 신호의 활성화에 응답하여 상기 제1논리회로의 출력신호를 받아 버퍼링하여 상기 제2논리회로로 출력하는 콘트롤드 버퍼(controlled buffer); 및 상기 콘트롤드 버퍼의 출력단과 상기 제2논리회로의 입력단 사이에 연결되고 상기 콘트롤드 버퍼의 출력신호를 홀딩시키는 버스홀더(busholder)를 구비하며, 상기 인에이블 신호는 상기 제어신호가 비활성화되기 전에 활성화되는 것을 특징으로 하는 반도체 집적회로.The floating prevention circuit may include: a controlled buffer receiving and buffering an output signal of the first logic circuit in response to activation of an enable signal; And a busholder connected between an output end of the controlled buffer and an input end of the second logic circuit and holding an output signal of the controlled buffer, wherein the enable signal is before the control signal is deactivated. And wherein the semiconductor integrated circuit is activated. 삭제delete 삭제delete 제1항에 있어서, 상기 인에이블 신호가 활성화된 동안에 상기 제1논리회로의 출력이 플로우팅이면 상기 콘트롤드 버퍼의 출력신호는 하이 임피던스(high impedence) 상태가 되는 것을 특징으로 하는 반도체 집적회로.The semiconductor integrated circuit of claim 1, wherein the output signal of the controlled buffer is in a high impedance state when the output of the first logic circuit is floating while the enable signal is activated. 제1항에 있어서, 상기 인에이블 신호가 비활성화된 동안에 상기 제1논리회로의 출력신호가 논리"로우"이면 상기 콘트롤드 버퍼의 출력신호는 논리"로우"가 되는 것을 특징으로 하는 반도체 집적회로.2. The semiconductor integrated circuit according to claim 1, wherein if the output signal of the first logic circuit is a logic " low " while the enable signal is inactive, the output signal of the controlled buffer is a logic " low ". 제1항에 있어서, 상기 인에이블 신호가 활성화된 동안에 상기 제1논리회로의 출력신호가 논리"하이"이면 상기 콘트롤드 버퍼의 출력신호는 논리"하이"가 되는 것을 특징으로 하는 반도체 집적회로.2. The semiconductor integrated circuit according to claim 1, wherein the output signal of the controlled buffer is logic "high" if the output signal of the first logic circuit is logic "high" while the enable signal is active. 제1항에 있어서, 상기 플로우팅 방지회로는 상기 제2문턱전압을 갖는 트랜지스터들로만 구성되는 것을 특징으로 하는 반도체 집적회로.The semiconductor integrated circuit according to claim 1, wherein the floating prevention circuit is composed of only transistors having the second threshold voltage.
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