KR100564557B1 - Memory device having current sense amplifier - Google Patents

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Abstract

전류증폭 센스앰프 사용에 따른 전류를 증가시키지 않으며, 입출력 라인의 증폭기로서 전류 센스앰프를 사용하여 레이아웃 면적을 감소시킬 수 있는 메모리 장치를 개시한다. 상기 메모리 장치는, 입출력 라인쌍과 데이터 입출력 라인쌍 사이에 구비되고, 데이터 독출시 어드레스 변화를 감지하여 상기 입출력 라인쌍을 일정레벨로 프리차지시킨 후 상기 입출력 라인쌍과 데이터 입출력 라인쌍을 연결하는 입출력 멀티플렉서 회로와, 상기 데이터 입출력 라인쌍에 나타나는 전류 변화를 감지하여 전압 레벨로 증폭하여 출력하는 전류 센스앰프를 구비하며, 상기 입출력 멀티플렉서 회로는, 선택된 메모리 블록의 해당 입출력 라인쌍과 데이터 입출력 라인쌍을 연결하는 스위치를 구비하는 것을 특징으로 한다.Disclosed is a memory device capable of reducing a layout area by using a current sense amplifier as an amplifier of an input / output line without increasing the current according to the use of the current amplification sense amplifier. The memory device is provided between an input / output line pair and a data input / output line pair, and detects an address change when data is read, precharges the input / output line pair to a predetermined level, and then connects the input / output line pair and the data input / output line pair. An input / output multiplexer circuit and a current sense amplifier configured to sense a change in current appearing in the data input / output line pair, amplify it to a voltage level, and output the amplified voltage level. It characterized in that it comprises a switch for connecting.

Description

전류 센스 앰프를 구비한 메모리 장치{Memory device having current sense amplifier}Memory device having current sense amplifier

도 1은 본 발명의 바람직한 실시예에 따른 메모리 장치의 개략적 블록도이다. 1 is a schematic block diagram of a memory device according to a preferred embodiment of the present invention.

도 2는 본 발명의 바람직한 실시예에 따른 멀티플렉서 회로를 보여주는 회로도이다.2 is a circuit diagram illustrating a multiplexer circuit according to a preferred embodiment of the present invention.

도 3은 본 발명의 일 실시예에 의한 어드레스 천이 감지기를 보여주는 회로도이다.3 is a circuit diagram illustrating an address transition detector according to an exemplary embodiment of the present invention.

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 전류증폭 센스앰프 사용에 따른 전류의 증가없이 레이아웃 면적을 감소시킬 수 있는 메모리 장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a memory device capable of reducing the layout area without increasing the current according to the use of the current amplifying sense amplifier.

일반적으로 디램(이하 DRAM)과 같은 반도체 메모리 장치는 데이터의 기입(write)과 독출(read) 동작을 반복한다. 독출 동작을 예로 들면, 로우 어드레스(row address)에 의하여 특정 블록 내 메모리 셀의 데이터가 비트라인쌍 상에 전 압의 형태로 전송된다. 그리고, 비트라인쌍에 전송된 데이터는 비트라인 센스 앰프에 의하여 증폭된다. 이와 같이 증폭된 신호는 칼럼 어드레스에 의해 선택된 칼럼선택라인의 활성화에 의해 입출력라인쌍으로 전송된다. 입출력라인쌍으로 전송된 상기 칼럼 데이터는 주변회로부로 전달될 수 있는 정도의 레벨에 미치지 못하기 때문에 입출력 센스앰프라는 증폭수단을 거치게 된다. In general, a semiconductor memory device such as a DRAM (DRAM) repeats a write and read operation of data. As an example of the read operation, data of a memory cell in a specific block is transmitted in the form of voltage on a pair of bit lines by a row address. The data transmitted to the bit line pair is amplified by the bit line sense amplifier. The signal amplified in this way is transmitted to the input / output line pair by activation of the column selection line selected by the column address. Since the column data transmitted through the input / output line pairs do not reach the level that can be transmitted to the peripheral circuit unit, the input / output sense amplifier passes through an amplifying means.

현재 사용되고 있는 상기 입출력 센스앰프 중의 하나로는 입출력라인쌍의 신호를 전류 모드로 센싱하는 전류증폭 센스앰프를 들수 있다. 전류증폭 센스앰프는, 부하(load) 트랜지스터를 사용하여 입출력라인쌍으로 전류가 흐르도록 하고, 입출력라인쌍을 통해 흐르는 상기 전류 차이를 감지하여 이를 전위 차이로 변환 출력한다. 이러한 전류증폭 센스앰프는, 복수개의 입출력라인쌍에 공용으로 사용될 수 있으며, 따라서, 레이아웃 면적을 줄일 수 있는 잇점이 발생된다. One of the input and output sense amplifiers currently used includes a current amplification sense amplifier that senses a signal of an input / output line pair in a current mode. The current amplification sense amplifier uses a load transistor to allow a current to flow through the input / output line pair, detects the current difference flowing through the input / output line pair, and converts the current into a potential difference. Such a current amplification sense amplifier can be used in common for a plurality of input / output line pairs, and thus, an advantage of reducing the layout area is generated.

그런데, 다수개의 메모리 블록이 동시에 활성하는 멀티-블록 액티베이션의 경우, 입출력 라인쌍의 개수가 많으므로 동작전류가 증가하게 된다. 따라서, 부하 트랜지스터를 사용하는 상기와 같은 전류증폭 센스앰프를 사용할 수가 없으며, 그 결과, 언급된 바와 같은 레이아웃 면적을 줄이는 효과를 기대할 수 없다. However, in the case of multi-block activation in which a plurality of memory blocks are active at the same time, the operating current increases because the number of input / output line pairs is large. Therefore, it is not possible to use such a current amplifying sense amplifier using a load transistor, and as a result, the effect of reducing the layout area as mentioned can not be expected.

본 발명이 이루고자 하는 기술적 과제는, 전류증폭 센스앰프 사용에 따른 전류를 증가시키지 않으며, 입출력 라인의 증폭기로서 전류 센스앰프를 사용하여 레이아웃 면적을 감소시킬 수 있는 메모리 장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a memory device capable of reducing a layout area by using a current sense amplifier as an amplifier of an input / output line without increasing the current according to the use of the current amplification sense amplifier.

상기 과제를 달성하기 위한 본 발명에 따른 메모리 장치는, 입출력 라인쌍과 데이터 입출력 라인쌍 사이에 구비되고, 데이터 독출시 어드레스 변화를 감지하여 상기 입출력 라인쌍을 일정레벨로 프리차지시킨 후 상기 입출력 라인쌍과 데이터 입출력 라인쌍을 연결하는 입출력 멀티플렉서 회로와, 상기 데이터 입출력 라인쌍에 나타나는 전류 변화를 감지하여 전압 레벨로 증폭하여 출력하는 전류 센스앰프를 구비하며, 상기 입출력 멀티플렉서 회로는, 선택된 메모리 블록의 해당 입출력 라인쌍과 데이터 입출력 라인쌍을 연결하는 스위치를 구비하는 것을 특징으로 한다. In accordance with another aspect of the present invention, a memory device is provided between an input / output line pair and a data input / output line pair. An input / output multiplexer circuit connecting the pair and data input / output line pairs, and a current sense amplifier configured to sense a current change appearing in the data input / output line pair, amplify and output the voltage level, and the input / output multiplexer circuit includes: And a switch connecting the input / output line pair and the data input / output line pair.

상기 입출력 멀티플렉서 회로는, 각 메모리 블록들의 상기 입출력 라인쌍 사이에 구비되고, 선택된 메모리 블록의 해당 입출력 라인쌍만을 디벨로프시키는 로드 트랜지스터와, 어드레스 변화를 감지하여 해당 로드 트랜지스터가 인에이블되기 전에 선택될 입출력 라인쌍을 미리 일정 전압 레벨로 프리차지시키는 프리차지 회로를 더 구비한다.The input / output multiplexer circuit may include a load transistor provided between the input / output line pairs of the respective memory blocks, and only detects the corresponding input / output line pair of the selected memory block, and may be selected before the load transistor is detected by detecting an address change. A precharge circuit for precharging the input / output line pairs to a predetermined voltage level is further provided.

그리고, 상기 메모리 장치는, 칼럼 어드레스 변화를 감지하여 소정의 펄스 신호를 발생하는 어드레스 천이 감지기(address transiton detector)를 더 구비하고, 상기 프리차지 회로는 상기 펄스 신호에 응답하여 인에이블된다.The memory device further includes an address transiton detector for detecting a change in column address and generating a predetermined pulse signal, wherein the precharge circuit is enabled in response to the pulse signal.

본 발명에 의하면, 특정 블록의 입출력 라인쌍과 관련된 로드 트랜지스터만을 턴-온 시키기 때문에, 특정 블록의 해당 입출력 라인쌍으로만 전류가 흐르게 되어 입출력 라인쌍을 통해 흐르는 전류가 줄어든다. 따라서, 복수개의 입출력 라인쌍에 공용으로 사용될 수 있는 전류 센스앰프를 입출력 라인 증폭기로 사용하기 때문에, 레이아웃 면적을 줄일 수 있다. According to the present invention, since only a load transistor associated with an input / output line pair of a specific block is turned on, current flows only to the corresponding input / output line pair of the specific block, thereby reducing the current flowing through the input / output line pair. Therefore, the layout area can be reduced because a current sense amplifier that can be used in common for a plurality of input / output line pairs is used as the input / output line amplifier.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings illustrating preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. For each figure, like reference numerals denote like elements.

도 1은 본 발명의 바람직한 실시예에 따른 메모리 장치(100)의 개략적 블록도이다. 1 is a schematic block diagram of a memory device 100 according to a preferred embodiment of the present invention.

도 1을 참조하면, 본 발명의 메모리 장치(100)는, 복수개의 메모리 블록들(MB1,MB2)과, 각 메모리 블록(MB1,MB2)에 마련된 복수개의 입출력 라인들(IO,IOB), 및 입출력 멀티플렉서 회로(IOMUX), 상기 입출력 라인들(IO,IOB)에 공통으로 연결되는 복수개의 데이터 입출력 라인들(DIO,DIOB), 상기 각 데이터 입출력 라인들(DIO,DIOB)과 접속된 복수개의 입출력 센스 앰프들(IOSA)을 구비한다.Referring to FIG. 1, the memory device 100 of the present invention may include a plurality of memory blocks MB1 and MB2, a plurality of input / output lines IO and IOB provided in each of the memory blocks MB1 and MB2, and An input / output multiplexer circuit IOMUX, a plurality of data input / output lines DIO and DIOB connected to the input / output lines IO and IOB in common, and a plurality of input / output lines connected to each of the data input / output lines DIO and DIOB Sense amplifiers (IOSA).

본 발명에 따른 상기 멀티플렉서 회로(IOMUX)는, 입출력 라인쌍(IO,IOB)과 데이터 입출력 라인쌍(DIO,DIOB) 사이에 구비되어, 선택된 메모리 블록에 마련된 입출력 라인들(IO,IOB)을 상기 데이터 입출력 라인들(DIO,DIOB)에 연결한다. 특히, 데이터 독출시 어드레스 변화를 감지하여 상기 입출력 라인쌍(IO,IOB)을 일정레벨로 프리차지시킨 후 상기 입출력 라인쌍(IO,IOB)과 데이터 입출력 라인쌍(DIO,DIOB)을 연결한다. The multiplexer circuit IOMUX according to the present invention is provided between the input / output line pairs IO and IOB and the data input / output line pairs DIO and DIOB, so that the input / output lines IO and IOB provided in the selected memory block are selected. Connect to the data input / output lines DIO and DIOB. In particular, when the data change is detected, the input / output line pairs IO and IOB are precharged to a predetermined level, and then the input / output line pairs IO and IOB are connected to the data input / output line pairs DIO and DIOB.

그리고, 상기 입출력 센스앰프(IOSA)는 상기 데이터 입출력 라인들(DIO,DIOB)로 전송된 데이터를 감지 증폭한다.The input / output sense amplifier IOSA senses and amplifies data transmitted through the data input / output lines DIO and DIOB.

상기 멀티플렉서 회로(IOMUX)는 후술되는 도 2를 참조하여 더욱 자세히 기술된다.The multiplexer circuit IOMUX is described in more detail with reference to FIG. 2 described below.

도 2는 본 발명의 바람직한 실시예에 따른 멀티플렉서 회로(IOMUX)를 보여주는 회로도이다.2 is a circuit diagram illustrating a multiplexer circuit (IOMUX) according to a preferred embodiment of the present invention.

도 2를 참조하면, 상기 멀티플렉서 회로(IOMUX)는, 전압레벨 고정회로(110)와, 프리차지 회로(120), 로드 트랜지스터(130) 및 스위치(140)를 구비한다. Referring to FIG. 2, the multiplexer circuit IOMUX includes a voltage level fixing circuit 110, a precharge circuit 120, a load transistor 130, and a switch 140.

상기 전압레벨 고정회로(110)는 칩의 프리차지 상태에서나, 해당 블록은 멀티플렉서 회로가 선택되지 않을 때 상기 입출력 라인쌍(IO,IOB)을 비트라인 전압 레벨(VBL)로 고정시킨다. 바람직하기로는, 상기 전압레벨 고정회로(110)는 블록선택신호(BLSIJ)에 응답하여 디스에이블되는 NMOS 트랜지스터로 구현된다. The voltage level fixing circuit 110 fixes the input / output line pairs IO and IOB to the bit line voltage level VBL in the precharge state of the chip or when the multiplexer circuit is not selected. Preferably, the voltage level fixing circuit 110 is implemented as an NMOS transistor that is disabled in response to the block select signal BLSIJ.

상기 프리차지 회로(120)는 해당 로드 트랜지스터(130)가 인에이블되기 전에 선택될 입출력 라인쌍(IO,IOB)을 미리 일정 전압 레벨로 프리차지시킨다. 바람직하기로는, 상기 프리차지 회로(120)는 블록선택신호(BLSIJ) 및 입출력 라인 등화신호(IOEQPB)에 응답하여 인에이블되는 PMOS 트랜지스터들로 구현된다.The precharge circuit 120 precharges the input / output line pairs IO and IOB to be selected before the load transistor 130 is enabled to a predetermined voltage level in advance. Preferably, the precharge circuit 120 is implemented with PMOS transistors enabled in response to the block select signal BLSIJ and the input / output line equalization signal IOEQPB.

상기 로드 트랜지스터(130)는 선택된 메모리 블록의 해당 입출력 라인쌍(IO,IOB)을 디벨로프시킨다. 바람직하기로는 상기 로드 트랜지스터(130)는 입출력 라인 프리차지신호(PIOPB)와 디코딩된 칼럼어드레스 신호(PBLDCA)에 응답하여 인에이블되는 PMOS 트랜지스터들로 구현된다. 그리고, 상기 디코딩된 칼럼어드 레스 신호(PBLDCA)는 특정 블록의 입출력 라인쌍과 관련된 로드 트랜지스터만을 턴-온시키도록 구성된다. The load transistor 130 develops the corresponding input / output line pairs IO and IOB of the selected memory block. Preferably, the load transistor 130 is implemented with PMOS transistors enabled in response to the input / output line precharge signal PIOPB and the decoded column address signal PBLDCA. The decoded column address signal PBLDCA is configured to turn on only load transistors associated with input / output line pairs of a specific block.

그리고, 상기 스위치(140)는, 입출력 라인 프리차지신호(PIOPB)와 디코딩된 칼럼어드레스 신호(PBLDCA)에 응답하여, 선택된 메모리 블록의 해당 입출력 라인쌍(IO,IOB)과 데이터 입출력 라인쌍(DIO,DIOB)을 연결한다. In addition, the switch 140 responds to the input / output line precharge signal PIOPB and the decoded column address signal PBLDCA, and corresponding input / output line pairs IO and IOB and data input / output line pairs DIO of the selected memory block. , DIOB).

상기와 같이 구성된 본 발명의 메모리 장치에 의하면, 멀티-블록 액티베이션시, 인에이블된 블록의 입출력 라인쌍 중에서 특정 블록의 입출력 라인쌍의 데이터를 독출하는 경우, 특정 블록의 입출력 라인쌍과 관련된 로드 트랜지스터만을 턴-온 시킨다. 이처럼, 인에이블된 모든 블록의 입출력 라인쌍의 로드 트랜지스터를 온시키던 종래와는 달리, 특정 블록의 입출력 라인쌍과 관련된 로드 트랜지스터만을 턴-온 시키기 때문에, 그 이외의 다른 블록의 로드 트랜지스터는 인에이블되지 않은 블록의 로드 트랜지스터와 마찬가지로 오프 상태를 유지하게 된다. 따라서, 특정 블록의 해당 입출력 라인쌍으로만 전류가 흐르게 되어 입출력 라인쌍을 통해 흐르는 전체 전류를 줄일 수 있다. According to the memory device of the present invention configured as described above, in the case of multi-block activation, in the case of reading the data of the input and output line pairs of the specific block among the input and output line pairs of the enabled block, the load associated with the input and output line pairs of the specific block Turn on only the transistors. As described above, unlike the conventional method of turning on the load transistors of the input / output line pairs of all the enabled blocks, only the load transistors associated with the input / output line pairs of the specific block are turned on, so that the load transistors of the other blocks are enabled. As in the case of the load transistor of the block that is not, it is kept off. Therefore, the current flows only through the corresponding input / output line pair of the specific block, thereby reducing the total current flowing through the input / output line pair.

그리고, 인에이블된 블록의 모든 입출력 라인쌍의 로드 트랜지스터가 동작하여 입출력 라인쌍이 거의 같은 레벨을 유지하는 종래와는 다르게, 상기 본 발명에 의하면 데이터를 독출하지 않는 입출력 라인쌍들은 비트라인 센스앰프에 의해 증폭되어 전원전압(Vcc)과 접지전압(Vss) 레벨로 디벨로프된다. Unlike the conventional method in which the load transistors of all the input / output line pairs of the enabled block operate and the input / output line pairs maintain substantially the same level, according to the present invention, the input / output line pairs that do not read data are connected to the bit line sense amplifier. It is amplified and developed at the supply voltage (Vcc) and ground voltage (Vss) levels.

따라서, 칼럼 어드레스가 바뀌어 데이터를 독출하는 입출력 라인쌍이 바뀌면, 로드 트랜지스터가 온되기 전에 입출력 라인쌍을 같은 레벨로 프리차지시켜 주 어야 한다. 칼럼 어드레스의 천이를 감지하는 회로가 도 3에 예시된다. Therefore, if the I / O line pair for reading data is changed due to the change of the column address, the I / O line pair must be precharged to the same level before the load transistor is turned on. A circuit for detecting the transition of the column address is illustrated in FIG. 3.

도 3은 본 발명의 일 실시예에 의한 어드레스 천이 감지기(150)를 보여주는 회로도이다.3 is a circuit diagram illustrating an address transition detector 150 according to an embodiment of the present invention.

도 3을 참조하면, 어드레스 천이 감지기(150)는 칼럼 어드레스(CAi)를 수신하여 소정의 펄스 신호(ATPI)를 발생한다. 즉, 상기 어드레스 천이 감지기(150)는 칼럼 어드레스(CAi)의 천이를 감지하여 일정시간동안 활성하는 펄스 신호(ATPI)를 발생한다. Referring to FIG. 3, the address transition detector 150 receives a column address CAi and generates a predetermined pulse signal ATPI. That is, the address transition detector 150 detects a transition of the column address CAi and generates a pulse signal ATPI that is activated for a predetermined time.

그리고, 상기 펄스 신호(ATPI)는 도 2에 도시된 입출력 라인 등화신호(IOEQPB)의 제어신호로써 제공된다. The pulse signal ATPI is provided as a control signal of the input / output line equalization signal IOEQPB shown in FIG. 2.

따라서, 칼럼 어드레스가 바뀌어 데이터를 독출하는 입출력 라인쌍이 바뀌면, 상기 어드레스 천이 감지기(150)를 통해 펄스 신호(ATPI)가 발생되고, 상기 펄스 신호(ATPI)에 응답하여 상기 입출력 라인 등화신호(IOEQPR)가 로우 레벨로 인에이블된다. 그 결과, 상기 프리차지 회로(120)가 인에이블되어 입출력 라인쌍(IO,IOB)은 동일 레벨로 프리차지된다.Accordingly, when an input / output line pair for reading data is changed due to a change in column address, a pulse signal ATPI is generated through the address transition detector 150, and the input / output line equalization signal IOEQPR is generated in response to the pulse signal ATPI. ) Is enabled at the low level. As a result, the precharge circuit 120 is enabled, and the input / output line pairs IO and IOB are precharged to the same level.

도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 구성된 본 발명의 메모리 장치에 의하면, 어드레스 변화를 감지하여 데이터 입출력 라인쌍을 프리차지한 후 특정 블록의 입출력 라인쌍과 관련된 로드 트랜지스터만을 턴-온 시킨다. 따라서, 특정 블록의 해당 입출력 라인쌍으로만 전류가 흐르게 되어 입출력 라인쌍을 통해 흐르는 전체 전류가 줄어든다. 그 결과, 복수개의 입출력 라인쌍에 공용으로 사용될 수 있는 전류 센스앰프를 입출력 라인 증폭기로 사용하기 때문에, 레이아웃 면적을 줄일 수 있다. According to the memory device of the present invention configured as described above, after detecting the address change and precharging the data input / output line pair, only the load transistor associated with the input / output line pair of the specific block is turned on. Therefore, the current flows only through the corresponding input / output line pairs of the specific block, thereby reducing the total current flowing through the input / output line pairs. As a result, since the current sense amplifier that can be used in common for the plurality of input / output line pairs is used as the input / output line amplifier, the layout area can be reduced.

Claims (3)

복수개의 메모리 블록들을 구비하는 메모리 장치에 있어서,In a memory device having a plurality of memory blocks, 입출력 라인쌍과 데이터 입출력 라인쌍 사이에 구비되고, 어드레스 변화를 감지하여 상기 입출력 라인쌍을 일정레벨로 프리차지시킨 후 상기 입출력 라인쌍과 데이터 입출력 라인쌍을 연결하는 입출력 멀티플렉서 회로; 및An input / output multiplexer circuit provided between the input / output line pair and the data input / output line pair, and detecting an address change to precharge the input / output line pair to a predetermined level and then connecting the input / output line pair and the data input / output line pair; And 상기 데이터 입출력 라인쌍에 나타나는 전류 변화를 감지하여 전압 레벨로 증폭하여 출력하는 전류 센스앰프를 구비하며,A current sense amplifier configured to sense a change in current appearing in the data input / output line pair, amplify it to a voltage level, and output the amplified voltage level 상기 입출력 멀티플렉서 회로는, 선택된 메모리 블록의 해당 입출력 라인쌍과 데이터 입출력 라인쌍을 연결하는 스위치를 구비하는 것을 특징으로 하는 메모리 장치.The input / output multiplexer circuit includes a switch for connecting a corresponding input / output line pair and a data input / output line pair of a selected memory block. 제1항에 있어서, 상기 입출력 멀티플렉서 회로는,The input / output multiplexer circuit of claim 1, wherein 각 메모리 블록들의 상기 입출력 라인쌍 사이에 구비되고, 선택된 메모리 블록의 해당 입출력 라인쌍만을 디벨로프시키는 로드 트랜지스터; 및A load transistor provided between the input / output line pairs of each of the memory blocks, and configured to develop only a corresponding input / output line pair of the selected memory block; And 어드레스 변화를 감지하여, 해당 로드 트랜지스터가 인에이블되기 전에 입출력 라인쌍을 미리 일정 전압 레벨로 프리차지시키는 프리차지 회로를 더 구비하는 것을 특징으로 하는 메모리 장치.And a precharge circuit for detecting an address change and precharging the input / output line pairs to a predetermined voltage level in advance before the load transistor is enabled. 제2항에 있어서, 상기 메모리 장치는,The memory device of claim 2, wherein the memory device comprises: 칼럼 어드레스 변화를 감지하여 소정의 펄스 신호를 발생하는 어드레스 천이 감지기(address transiton detector)를 더 구비하고,An address transiton detector for detecting column address changes and generating a predetermined pulse signal, 상기 프리차지 회로는 상기 펄스 신호에 응답하여 인에이블되는 것을 특징으로 하는 메모리 장치.The precharge circuit is enabled in response to the pulse signal.
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